Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright 2019 Mellanox Technologies, Ltd
3 : : */
4 : :
5 : : #ifndef RTE_PMD_MLX5_DEVX_CMDS_H_
6 : : #define RTE_PMD_MLX5_DEVX_CMDS_H_
7 : :
8 : : #include <rte_compat.h>
9 : : #include <rte_bitops.h>
10 : :
11 : : #include "mlx5_glue.h"
12 : : #include "mlx5_prm.h"
13 : :
14 : : /* This is limitation of libibverbs: in length variable type is u16. */
15 : : #define MLX5_DEVX_MAX_KLM_ENTRIES ((UINT16_MAX - \
16 : : MLX5_ST_SZ_DW(create_mkey_in) * 4) / (MLX5_ST_SZ_DW(klm) * 4))
17 : :
18 : : struct mlx5_devx_counter_attr {
19 : : uint32_t pd_valid:1;
20 : : uint32_t pd:24;
21 : : uint32_t bulk_log_max_alloc:1;
22 : : union {
23 : : uint8_t flow_counter_bulk_log_size;
24 : : uint8_t bulk_n_128;
25 : : };
26 : : };
27 : :
28 : : struct mlx5_devx_mkey_attr {
29 : : uint64_t addr;
30 : : uint64_t size;
31 : : uint32_t umem_id;
32 : : uint32_t pd;
33 : : uint32_t log_entity_size;
34 : : uint32_t pg_access:1;
35 : : uint32_t relaxed_ordering_write:1;
36 : : uint32_t relaxed_ordering_read:1;
37 : : uint32_t umr_en:1;
38 : : uint32_t crypto_en:2;
39 : : uint32_t set_remote_rw:1;
40 : : struct mlx5_klm *klm_array;
41 : : int klm_num;
42 : : };
43 : :
44 : : /* HCA qos attributes. */
45 : : struct mlx5_hca_qos_attr {
46 : : uint32_t sup:1; /* Whether QOS is supported. */
47 : : uint32_t flow_meter_old:1; /* Flow meter is supported, old version. */
48 : : uint32_t packet_pacing:1; /* Packet pacing is supported. */
49 : : uint32_t wqe_rate_pp:1; /* Packet pacing WQE rate mode. */
50 : : uint32_t flow_meter:1;
51 : : /*
52 : : * Flow meter is supported, updated version.
53 : : * When flow_meter is 1, it indicates that REG_C sharing is supported.
54 : : * If flow_meter is 1, flow_meter_old is also 1.
55 : : * Using older driver versions, flow_meter_old can be 1
56 : : * while flow_meter is 0.
57 : : */
58 : : uint32_t flow_meter_aso_sup:1;
59 : : /* Whether FLOW_METER_ASO Object is supported. */
60 : : uint8_t log_max_flow_meter;
61 : : /* Power of the maximum supported meters. */
62 : : uint8_t flow_meter_reg_c_ids;
63 : : /* Bitmap of the reg_Cs available for flow meter to use. */
64 : : uint32_t log_meter_aso_granularity:5;
65 : : /* Power of the minimum allocation granularity Object. */
66 : : uint32_t log_meter_aso_max_alloc:5;
67 : : /* Power of the maximum allocation granularity Object. */
68 : : uint32_t log_max_num_meter_aso:5;
69 : : /* Power of the maximum number of supported objects. */
70 : : uint32_t packet_pacing_burst_bound:1;
71 : : /* HW supports burst_upper_bound PP parameter. */
72 : : uint32_t packet_pacing_typical_size:1;
73 : : /* HW supports typical_packet_size PP parameter. */
74 : : uint32_t packet_pacing_max_rate;
75 : : /* Maximum supported pacing rate in kbps. */
76 : : uint32_t packet_pacing_min_rate;
77 : : /* Minimum supported pacing rate in kbps. */
78 : : uint16_t packet_pacing_rate_table_size;
79 : : /* Number of entries in the HW rate table. */
80 : : };
81 : :
82 : : struct mlx5_hca_vdpa_attr {
83 : : uint8_t virtio_queue_type;
84 : : uint32_t valid:1;
85 : : uint32_t desc_tunnel_offload_type:1;
86 : : uint32_t eth_frame_offload_type:1;
87 : : uint32_t virtio_version_1_0:1;
88 : : uint32_t tso_ipv4:1;
89 : : uint32_t tso_ipv6:1;
90 : : uint32_t tx_csum:1;
91 : : uint32_t rx_csum:1;
92 : : uint32_t event_mode:3;
93 : : uint32_t log_doorbell_stride:5;
94 : : uint32_t log_doorbell_bar_size:5;
95 : : uint32_t queue_counters_valid:1;
96 : : uint32_t vnet_modify_ext:1;
97 : : uint32_t virtio_net_q_addr_modify:1;
98 : : uint32_t virtio_q_index_modify:1;
99 : : uint32_t max_num_virtio_queues;
100 : : struct {
101 : : uint32_t a;
102 : : uint32_t b;
103 : : } umems[3];
104 : : uint64_t doorbell_bar_offset;
105 : : };
106 : :
107 : : struct mlx5_hca_flow_attr {
108 : : uint32_t tunnel_header_0_1;
109 : : uint32_t tunnel_header_2_3;
110 : : };
111 : :
112 : : /**
113 : : * Accumulate port PARSE_GRAPH_NODE capabilities from
114 : : * PARSE_GRAPH_NODE Capabilities and HCA Capabilities 2 tables
115 : : */
116 : : __extension__
117 : : struct mlx5_hca_flex_attr {
118 : : uint32_t node_in;
119 : : uint32_t node_out;
120 : : uint16_t header_length_mode;
121 : : uint16_t sample_offset_mode;
122 : : uint8_t max_num_arc_in;
123 : : uint8_t max_num_arc_out;
124 : : uint8_t max_num_sample;
125 : : uint8_t max_num_prog_sample:5; /* From HCA CAP 2 */
126 : : uint8_t parse_graph_anchor:1;
127 : : uint8_t query_match_sample_info:1; /* Support DevX query sample info. */
128 : : uint8_t sample_tunnel_inner2:1;
129 : : uint8_t zero_size_supported:1;
130 : : uint8_t sample_id_in_out:1;
131 : : uint8_t header_length_field_mode_wa:1;
132 : : uint16_t max_base_header_length;
133 : : uint8_t max_sample_base_offset;
134 : : uint16_t max_next_header_offset;
135 : : uint8_t header_length_mask_width;
136 : : };
137 : :
138 : : __extension__
139 : : struct mlx5_hca_crypto_mmo_attr {
140 : : uint32_t crypto_mmo_qp:1;
141 : : uint32_t gcm_256_encrypt:1;
142 : : uint32_t gcm_128_encrypt:1;
143 : : uint32_t gcm_256_decrypt:1;
144 : : uint32_t gcm_128_decrypt:1;
145 : : uint32_t gcm_auth_tag_128:1;
146 : : uint32_t gcm_auth_tag_96:1;
147 : : uint32_t log_crypto_mmo_max_size:6;
148 : : };
149 : :
150 : : /* ISO C restricts enumerator values to range of 'int' */
151 : : __extension__
152 : : enum {
153 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_HEAD = RTE_BIT32(1),
154 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_MAC = RTE_BIT32(2),
155 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_IP = RTE_BIT32(3),
156 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_GRE = RTE_BIT32(4),
157 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_UDP = RTE_BIT32(5),
158 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_MPLS = RTE_BIT32(6),
159 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_TCP = RTE_BIT32(7),
160 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_VXLAN_GRE = RTE_BIT32(8),
161 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_GENEVE = RTE_BIT32(9),
162 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_IPSEC_ESP = RTE_BIT32(10),
163 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_IPV4 = RTE_BIT32(11),
164 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_IPV6 = RTE_BIT32(12),
165 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_PROGRAMMABLE = RTE_BIT32(31)
166 : : };
167 : :
168 : : enum {
169 : : PARSE_GRAPH_NODE_CAP_LENGTH_MODE_FIXED = RTE_BIT32(0),
170 : : PARSE_GRAPH_NODE_CAP_LENGTH_MODE_EXPLISIT_FIELD = RTE_BIT32(1),
171 : : PARSE_GRAPH_NODE_CAP_LENGTH_MODE_BITMASK_FIELD = RTE_BIT32(2)
172 : : };
173 : :
174 : : /*
175 : : * DWORD shift is the base for calculating header_length_field_mask
176 : : * value in the MLX5_GRAPH_NODE_LEN_FIELD mode.
177 : : */
178 : : #define MLX5_PARSE_GRAPH_NODE_HDR_LEN_SHIFT_DWORD 0x02
179 : :
180 : : static inline uint32_t
181 : : mlx5_hca_parse_graph_node_base_hdr_len_mask
182 : : (const struct mlx5_hca_flex_attr *attr)
183 : : {
184 [ # # ]: 0 : return (1 << attr->header_length_mask_width) - 1;
185 : : }
186 : :
187 : : /* HCA supports this number of time periods for LRO. */
188 : : #define MLX5_LRO_NUM_SUPP_PERIODS 4
189 : :
190 : : /* HCA attributes. */
191 : : struct mlx5_hca_attr {
192 : : uint32_t eswitch_manager:1;
193 : : uint32_t flow_counters_dump:1;
194 : : uint32_t mem_rq_rmp:1;
195 : : uint32_t log_max_rmp:5;
196 : : uint32_t log_max_rqt_size:5;
197 : : uint32_t parse_graph_flex_node:1;
198 : : uint8_t flow_counter_bulk_alloc_bitmap;
199 : : uint32_t eth_net_offloads:1;
200 : : uint32_t eth_virt:1;
201 : : uint32_t wqe_vlan_insert:1;
202 : : uint32_t csum_cap:1;
203 : : uint32_t vlan_cap:1;
204 : : uint32_t wqe_inline_mode:2;
205 : : uint32_t vport_inline_mode:3;
206 : : uint32_t tunnel_stateless_geneve_rx:1;
207 : : uint32_t geneve_max_opt_len:1; /* 0x0: 14DW, 0x1: 63DW */
208 : : uint32_t tunnel_stateless_gtp:1;
209 : : uint32_t tunnel_stateless_vxlan_gpe_nsh:1;
210 : : uint32_t max_lso_cap;
211 : : uint32_t scatter_fcs:1;
212 : : uint32_t lro_cap:1;
213 : : uint32_t tunnel_lro_gre:1;
214 : : uint32_t tunnel_lro_vxlan:1;
215 : : uint32_t tunnel_stateless_gre:1;
216 : : uint32_t tunnel_stateless_vxlan:1;
217 : : uint32_t swp:1;
218 : : uint32_t swp_csum:1;
219 : : uint32_t swp_lso:1;
220 : : uint32_t lro_max_msg_sz_mode:2;
221 : : uint32_t rq_delay_drop:1;
222 : : uint32_t lro_timer_supported_periods[MLX5_LRO_NUM_SUPP_PERIODS];
223 : : uint16_t lro_min_mss_size;
224 : : uint32_t flex_parser_protocols;
225 : : uint32_t max_geneve_tlv_options:8;
226 : : uint32_t max_geneve_tlv_option_data_len:5;
227 : : uint32_t geneve_tlv_sample:1;
228 : : uint32_t geneve_tlv_option_offset:1;
229 : : uint32_t geneve_tlv_option_sample_id:4;
230 : : uint32_t hairpin:1;
231 : : uint32_t log_max_hairpin_queues:5;
232 : : uint32_t log_max_hairpin_wq_data_sz:5;
233 : : uint32_t log_max_hairpin_num_packets:5;
234 : : uint32_t hairpin_sq_wqe_bb_size:4;
235 : : uint32_t hairpin_sq_wq_in_host_mem:1;
236 : : uint32_t hairpin_data_buffer_locked:1;
237 : : uint32_t vhca_id:16;
238 : : uint32_t relaxed_ordering_write:1;
239 : : uint32_t relaxed_ordering_read:1;
240 : : uint32_t access_register_user:1;
241 : : uint32_t wqe_index_ignore:1;
242 : : uint32_t cross_channel:1;
243 : : uint32_t non_wire_sq:1; /* SQ with non-wire ops is supported. */
244 : : uint32_t log_max_static_sq_wq:5; /* Static WQE size SQ. */
245 : : uint32_t num_lag_ports:4; /* Number of ports can be bonded. */
246 : : uint32_t dev_freq_khz; /* Timestamp counter frequency, kHz. */
247 : : uint32_t scatter_fcs_w_decap_disable:1;
248 : : uint32_t flow_hit_aso:1; /* General obj type FLOW_HIT_ASO supported. */
249 : : uint32_t roce:1;
250 : : uint32_t wait_on_time:1;
251 : : uint32_t rq_ts_format:2;
252 : : uint32_t sq_ts_format:2;
253 : : uint32_t steering_format_version:4;
254 : : uint32_t qp_ts_format:2;
255 : : uint32_t regexp_params:1;
256 : : uint32_t regexp_version:3;
257 : : uint32_t reg_c_preserve:1;
258 : : uint32_t ct_offload:1; /* General obj type ASO CT offload supported. */
259 : : uint32_t crypto:1; /* Crypto engine is supported. */
260 : : uint32_t aes_xts:1; /* AES-XTS crypto is supported. */
261 : : uint32_t dek:1; /* General obj type DEK is supported. */
262 : : uint32_t import_kek:1; /* General obj type IMPORT_KEK supported. */
263 : : uint32_t credential:1; /* General obj type CREDENTIAL supported. */
264 : : uint32_t crypto_login:1; /* General obj type CRYPTO_LOGIN supported. */
265 : : uint32_t regexp_num_of_engines;
266 : : uint32_t log_max_ft_sampler_num:8;
267 : : uint32_t inner_ipv4_ihl:1;
268 : : uint32_t outer_ipv4_ihl:1;
269 : : uint32_t geneve_tlv_opt;
270 : : uint32_t cqe_compression:1;
271 : : uint32_t mini_cqe_resp_flow_tag:1;
272 : : uint32_t mini_cqe_resp_l3_l4_tag:1;
273 : : uint32_t enhanced_cqe_compression:1;
274 : : uint32_t pkt_integrity_match:1; /* 1 if HW supports integrity item */
275 : : uint32_t fdb_to_vport_metadata:1; /* 1 if enabled */
276 : : uint32_t vport_to_fdb_metadata:1; /* 1 if enabled */
277 : : struct mlx5_hca_qos_attr qos;
278 : : struct mlx5_hca_vdpa_attr vdpa;
279 : : struct mlx5_hca_flow_attr flow;
280 : : struct mlx5_hca_flex_attr flex;
281 : : struct mlx5_hca_crypto_mmo_attr crypto_mmo;
282 : : uint8_t log_max_wq_sz;
283 : : uint8_t log_max_qp_sz;
284 : : uint8_t log_max_cq_sz;
285 : : uint8_t log_max_qp;
286 : : uint8_t log_max_cq;
287 : : uint32_t log_max_pd;
288 : : uint32_t log_max_mrw_sz;
289 : : uint32_t log_max_srq;
290 : : uint32_t log_max_srq_sz;
291 : : uint32_t rss_ind_tbl_cap;
292 : : uint32_t mmo_dma_sq_en:1;
293 : : uint32_t mmo_compress_sq_en:1;
294 : : uint32_t mmo_decompress_sq_en:1;
295 : : uint32_t mmo_dma_qp_en:1;
296 : : uint32_t mmo_compress_qp_en:1;
297 : : uint32_t decomp_deflate_v1_en:1;
298 : : uint32_t decomp_deflate_v2_en:1;
299 : : uint32_t mmo_regex_qp_en:1;
300 : : uint32_t mmo_regex_sq_en:1;
301 : : uint32_t compress_min_block_size:4;
302 : : uint32_t log_max_mmo_dma:5;
303 : : uint32_t log_max_mmo_compress:5;
304 : : uint32_t log_max_mmo_decompress:5;
305 : : uint32_t decomp_lz4_data_only_en:1;
306 : : uint32_t decomp_lz4_no_checksum_en:1;
307 : : uint32_t decomp_lz4_checksum_en:1;
308 : : uint32_t umr_modify_entity_size_disabled:1;
309 : : uint32_t umr_indirect_mkey_disabled:1;
310 : : uint32_t log_min_stride_wqe_sz:5;
311 : : uint32_t esw_mgr_vport_id_valid:1; /* E-Switch Mgr vport ID is valid. */
312 : : uint32_t crypto_wrapped_import_method:1;
313 : : uint16_t esw_mgr_vport_id; /* E-Switch Mgr vport ID . */
314 : : uint16_t max_wqe_sz_sq;
315 : : uint32_t striding_rq:1;
316 : : uint32_t ext_stride_num_range:1;
317 : : uint32_t cqe_compression_128:1;
318 : : uint32_t multi_pkt_send_wqe:1;
319 : : uint32_t enhanced_multi_pkt_send_wqe:1;
320 : : uint32_t set_reg_c:16;
321 : : uint32_t nic_flow_table:1;
322 : : uint32_t modify_outer_ip_ecn:1;
323 : : uint32_t modify_outer_ipv6_traffic_class:1;
324 : : union {
325 : : uint32_t max_flow_counter;
326 : : struct {
327 : : uint16_t max_flow_counter_15_0;
328 : : uint16_t max_flow_counter_31_16;
329 : : };
330 : : };
331 : : uint32_t flow_counter_bulk_log_max_alloc:5;
332 : : uint32_t flow_counter_bulk_log_granularity:5;
333 : : uint32_t alloc_flow_counter_pd:1;
334 : : uint32_t flow_counter_access_aso:1;
335 : : uint32_t query_match_sample_info:1;
336 : : uint32_t flow_access_aso_opc_mod:8;
337 : : uint32_t cross_vhca:1;
338 : : uint32_t lag_rx_port_affinity:1;
339 : : uint32_t wqe_based_flow_table_sup:1;
340 : : uint32_t fdb_unified_en:1;
341 : : uint32_t jump_fdb_rx_en:1;
342 : : uint32_t fdb_rx_set_flow_tag_stc:1;
343 : : uint32_t return_reg_id:16;
344 : : uint32_t fdb_to_vport_reg_c:1;
345 : : uint8_t fdb_to_vport_reg_c_id;
346 : : uint8_t max_header_modify_pattern_length;
347 : : uint64_t system_image_guid;
348 : : uint32_t log_max_conn_track_offload:5;
349 : : uint8_t rx_sw_owner:1;
350 : : uint8_t rx_sw_owner_v2:1;
351 : : uint8_t tx_sw_owner:1;
352 : : uint8_t tx_sw_owner_v2:1;
353 : : uint8_t esw_sw_owner:1;
354 : : uint8_t esw_sw_owner_v2:1;
355 : : };
356 : :
357 : : /* LAG Context. */
358 : : struct mlx5_devx_lag_context {
359 : : uint32_t fdb_selection_mode:1;
360 : : uint32_t port_select_mode:3;
361 : : uint32_t lag_state:3;
362 : : uint32_t tx_remap_affinity_1:4;
363 : : uint32_t tx_remap_affinity_2:4;
364 : : };
365 : :
366 : : struct mlx5_devx_wq_attr {
367 : : uint32_t wq_type:4;
368 : : uint32_t wq_signature:1;
369 : : uint32_t end_padding_mode:2;
370 : : uint32_t cd_slave:1;
371 : : uint32_t hds_skip_first_sge:1;
372 : : uint32_t log2_hds_buf_size:3;
373 : : uint32_t page_offset:5;
374 : : uint32_t lwm:16;
375 : : uint32_t pd:24;
376 : : uint32_t uar_page:24;
377 : : uint64_t dbr_addr;
378 : : uint32_t hw_counter;
379 : : uint32_t sw_counter;
380 : : uint32_t log_wq_stride:4;
381 : : uint32_t log_wq_pg_sz:5;
382 : : uint32_t log_wq_sz:5;
383 : : uint32_t dbr_umem_valid:1;
384 : : uint32_t wq_umem_valid:1;
385 : : uint32_t log_hairpin_num_packets:5;
386 : : uint32_t log_hairpin_data_sz:5;
387 : : uint32_t single_wqe_log_num_of_strides:4;
388 : : uint32_t two_byte_shift_en:1;
389 : : uint32_t single_stride_log_num_of_bytes:3;
390 : : uint32_t dbr_umem_id;
391 : : uint32_t wq_umem_id;
392 : : uint64_t wq_umem_offset;
393 : : };
394 : :
395 : : /* Create RQ attributes structure, used by create RQ operation. */
396 : : struct mlx5_devx_create_rq_attr {
397 : : uint32_t rlky:1;
398 : : uint32_t delay_drop_en:1;
399 : : uint32_t scatter_fcs:1;
400 : : uint32_t vsd:1;
401 : : uint32_t mem_rq_type:4;
402 : : uint32_t state:4;
403 : : uint32_t flush_in_error_en:1;
404 : : uint32_t hairpin:1;
405 : : uint32_t hairpin_data_buffer_type:3;
406 : : uint32_t ts_format:2;
407 : : uint32_t user_index:24;
408 : : uint32_t cqn:24;
409 : : uint32_t counter_set_id:8;
410 : : uint32_t rmpn:24;
411 : : struct mlx5_devx_wq_attr wq_attr;
412 : : };
413 : :
414 : : /* Modify RQ attributes structure, used by modify RQ operation. */
415 : : struct mlx5_devx_modify_rq_attr {
416 : : uint32_t rqn:24;
417 : : uint32_t rq_state:4; /* Current RQ state. */
418 : : uint32_t state:4; /* Required RQ state. */
419 : : uint32_t scatter_fcs:1;
420 : : uint32_t vsd:1;
421 : : uint32_t counter_set_id:8;
422 : : uint32_t hairpin_peer_sq:24;
423 : : uint32_t hairpin_peer_vhca:16;
424 : : uint64_t modify_bitmask;
425 : : uint32_t lwm:16; /* Contained WQ lwm. */
426 : : };
427 : :
428 : : /* Create RMP attributes structure, used by create RMP operation. */
429 : : struct mlx5_devx_create_rmp_attr {
430 : : uint32_t rsvd0:8;
431 : : uint32_t state:4;
432 : : uint32_t rsvd1:20;
433 : : uint32_t basic_cyclic_rcv_wqe:1;
434 : : uint32_t rsvd4:31;
435 : : uint32_t rsvd8[10];
436 : : struct mlx5_devx_wq_attr wq_attr;
437 : : };
438 : :
439 : : struct mlx5_rx_hash_field_select {
440 : : uint32_t l3_prot_type:1;
441 : : uint32_t l4_prot_type:1;
442 : : uint32_t selected_fields:30;
443 : : };
444 : :
445 : : /* TIR attributes structure, used by TIR operations. */
446 : : struct mlx5_devx_tir_attr {
447 : : uint32_t disp_type:4;
448 : : uint32_t lro_timeout_period_usecs:16;
449 : : uint32_t lro_enable_mask:4;
450 : : uint32_t lro_max_msg_sz:8;
451 : : uint32_t inline_rqn:24;
452 : : uint32_t rx_hash_symmetric:1;
453 : : uint32_t tunneled_offload_en:1;
454 : : uint32_t indirect_table:24;
455 : : uint32_t rx_hash_fn:4;
456 : : uint32_t self_lb_block:2;
457 : : uint32_t transport_domain:24;
458 : : uint8_t rx_hash_toeplitz_key[MLX5_RSS_HASH_KEY_LEN];
459 : : struct mlx5_rx_hash_field_select rx_hash_field_selector_outer;
460 : : struct mlx5_rx_hash_field_select rx_hash_field_selector_inner;
461 : : };
462 : :
463 : : /* TIR attributes structure, used by TIR modify. */
464 : : struct mlx5_devx_modify_tir_attr {
465 : : uint32_t tirn:24;
466 : : uint64_t modify_bitmask;
467 : : struct mlx5_devx_tir_attr tir;
468 : : };
469 : :
470 : : /* RQT attributes structure, used by RQT operations. */
471 : : struct mlx5_devx_rqt_attr {
472 : : uint8_t rq_type;
473 : : uint32_t rqt_max_size:16;
474 : : uint32_t rqt_actual_size:16;
475 : : uint32_t rq_list[];
476 : : };
477 : :
478 : : /* TIS attributes structure. */
479 : : struct mlx5_devx_tis_attr {
480 : : uint32_t strict_lag_tx_port_affinity:1;
481 : : uint32_t tls_en:1;
482 : : uint32_t lag_tx_port_affinity:4;
483 : : uint32_t prio:4;
484 : : uint32_t transport_domain:24;
485 : : };
486 : :
487 : : /* SQ attributes structure, used by SQ create operation. */
488 : : struct mlx5_devx_create_sq_attr {
489 : : uint32_t rlky:1;
490 : : uint32_t cd_master:1;
491 : : uint32_t fre:1;
492 : : uint32_t flush_in_error_en:1;
493 : : uint32_t allow_multi_pkt_send_wqe:1;
494 : : uint32_t min_wqe_inline_mode:3;
495 : : uint32_t state:4;
496 : : uint32_t reg_umr:1;
497 : : uint32_t allow_swp:1;
498 : : uint32_t hairpin:1;
499 : : uint32_t non_wire:1;
500 : : uint32_t static_sq_wq:1;
501 : : uint32_t ts_format:2;
502 : : uint32_t hairpin_wq_buffer_type:3;
503 : : uint32_t user_index:24;
504 : : uint32_t cqn:24;
505 : : uint32_t packet_pacing_rate_limit_index:16;
506 : : uint32_t tis_lst_sz:16;
507 : : uint32_t tis_num:24;
508 : : uint32_t q_off;
509 : : void *umem;
510 : : void *umem_obj;
511 : : uint32_t q_len;
512 : : uint32_t db_off;
513 : : struct mlx5_devx_wq_attr wq_attr;
514 : : };
515 : :
516 : : /* SQ attributes structure, used by SQ modify operation. */
517 : : struct mlx5_devx_modify_sq_attr {
518 : : uint32_t sq_state:4;
519 : : uint32_t state:4;
520 : : uint32_t hairpin_peer_rq:24;
521 : : uint32_t hairpin_peer_vhca:16;
522 : : uint32_t rl_update:1;
523 : : /* Set to update packet_pacing_rate_limit_index on a live SQ. */
524 : : uint32_t packet_pacing_rate_limit_index:16;
525 : : };
526 : :
527 : :
528 : : /* CQ attributes structure, used by CQ operations. */
529 : : struct mlx5_devx_cq_attr {
530 : : uint32_t q_umem_valid:1;
531 : : uint32_t db_umem_valid:1;
532 : : uint32_t use_first_only:1;
533 : : uint32_t overrun_ignore:1;
534 : : uint32_t cqe_comp_en:1;
535 : : uint32_t mini_cqe_res_format:2;
536 : : uint32_t mini_cqe_res_format_ext:2;
537 : : uint32_t cqe_comp_layout:2;
538 : : uint32_t log_cq_size:5;
539 : : uint32_t log_page_size:5;
540 : : uint32_t uar_page_id;
541 : : uint32_t q_umem_id;
542 : : uint64_t q_umem_offset;
543 : : uint32_t db_umem_id;
544 : : uint64_t db_umem_offset;
545 : : uint32_t eqn;
546 : : uint64_t db_addr;
547 : : void *umem;
548 : : void *umem_obj;
549 : : uint32_t q_off;
550 : : uint32_t q_len;
551 : : uint32_t db_off;
552 : : };
553 : :
554 : : /* Virtq attributes structure, used by VIRTQ operations. */
555 : : struct mlx5_devx_virtq_attr {
556 : : uint16_t hw_available_index;
557 : : uint16_t hw_used_index;
558 : : uint16_t q_size;
559 : : uint32_t pd:24;
560 : : uint32_t virtio_version_1_0:1;
561 : : uint32_t tso_ipv4:1;
562 : : uint32_t tso_ipv6:1;
563 : : uint32_t tx_csum:1;
564 : : uint32_t rx_csum:1;
565 : : uint32_t event_mode:3;
566 : : uint32_t state:4;
567 : : uint32_t hw_latency_mode:2;
568 : : uint32_t hw_max_latency_us:12;
569 : : uint32_t hw_max_pending_comp:16;
570 : : uint32_t dirty_bitmap_dump_enable:1;
571 : : uint32_t dirty_bitmap_mkey;
572 : : uint32_t dirty_bitmap_size;
573 : : uint32_t mkey;
574 : : uint32_t qp_id;
575 : : uint32_t queue_index;
576 : : uint32_t tis_id;
577 : : uint32_t counters_obj_id;
578 : : uint64_t dirty_bitmap_addr;
579 : : uint64_t mod_fields_bitmap;
580 : : uint64_t desc_addr;
581 : : uint64_t used_addr;
582 : : uint64_t available_addr;
583 : : struct {
584 : : uint32_t id;
585 : : uint32_t size;
586 : : uint64_t offset;
587 : : } umems[3];
588 : : uint8_t error_type;
589 : : uint8_t q_type;
590 : : };
591 : :
592 : : struct mlx5_devx_qp_attr {
593 : : uint32_t pd:24;
594 : : uint32_t uar_index:24;
595 : : uint32_t cqn:24;
596 : : uint32_t log_page_size:5;
597 : : uint32_t num_of_receive_wqes:17; /* Must be power of 2. */
598 : : uint32_t log_rq_stride:3;
599 : : uint32_t num_of_send_wqbbs:17; /* Must be power of 2. */
600 : : uint32_t ts_format:2;
601 : : uint32_t dbr_umem_valid:1;
602 : : uint32_t dbr_umem_id;
603 : : uint64_t dbr_address;
604 : : uint32_t wq_umem_id;
605 : : uint64_t wq_umem_offset;
606 : : uint32_t user_index:24;
607 : : uint32_t mmo:1;
608 : : uint32_t cd_master:1;
609 : : uint32_t cd_slave_send:1;
610 : : uint32_t cd_slave_recv:1;
611 : : };
612 : :
613 : : struct mlx5_devx_virtio_q_couners_attr {
614 : : uint64_t received_desc;
615 : : uint64_t completed_desc;
616 : : uint32_t error_cqes;
617 : : uint32_t bad_desc_errors;
618 : : uint32_t exceed_max_chain;
619 : : uint32_t invalid_buffer;
620 : : };
621 : :
622 : : /*
623 : : * Match sample info attributes structure, used by:
624 : : * - GENEVE TLV option query.
625 : : * - Graph flow match sample query.
626 : : */
627 : : struct mlx5_devx_match_sample_info_query_attr {
628 : : uint32_t modify_field_id:12;
629 : : uint32_t sample_dw_data:8;
630 : : uint32_t sample_dw_ok_bit:8;
631 : : uint32_t sample_dw_ok_bit_offset:5;
632 : : };
633 : :
634 : : /*
635 : : * graph flow match sample attributes structure,
636 : : * used by flex parser operations.
637 : : */
638 : : struct mlx5_devx_match_sample_attr {
639 : : uint32_t flow_match_sample_en:1;
640 : : uint32_t flow_match_sample_field_offset:16;
641 : : uint32_t flow_match_sample_offset_mode:4;
642 : : uint32_t flow_match_sample_field_offset_mask;
643 : : uint32_t flow_match_sample_field_offset_shift:4;
644 : : uint32_t flow_match_sample_field_base_offset:8;
645 : : uint32_t flow_match_sample_tunnel_mode:3;
646 : : uint32_t flow_match_sample_field_id;
647 : : };
648 : :
649 : : /* graph node arc attributes structure, used by flex parser operations. */
650 : : struct mlx5_devx_graph_arc_attr {
651 : : uint32_t compare_condition_value:16;
652 : : uint32_t start_inner_tunnel:1;
653 : : uint32_t arc_parse_graph_node:8;
654 : : uint32_t parse_graph_node_handle;
655 : : };
656 : :
657 : : /* Maximal number of samples per graph node. */
658 : : #define MLX5_GRAPH_NODE_SAMPLE_NUM 8
659 : :
660 : : /* Maximal number of input/output arcs per graph node. */
661 : : #define MLX5_GRAPH_NODE_ARC_NUM 8
662 : :
663 : : /* parse graph node attributes structure, used by flex parser operations. */
664 : : struct mlx5_devx_graph_node_attr {
665 : : uint32_t modify_field_select;
666 : : uint32_t header_length_mode:4;
667 : : uint32_t header_length_base_value:16;
668 : : uint32_t header_length_field_shift:4;
669 : : uint32_t header_length_field_offset:16;
670 : : uint32_t header_length_field_offset_mode:1;
671 : : uint32_t header_length_field_mask;
672 : : struct mlx5_devx_match_sample_attr sample[MLX5_GRAPH_NODE_SAMPLE_NUM];
673 : : uint32_t next_header_field_offset:16;
674 : : uint32_t next_header_field_size:5;
675 : : struct mlx5_devx_graph_arc_attr in[MLX5_GRAPH_NODE_ARC_NUM];
676 : : struct mlx5_devx_graph_arc_attr out[MLX5_GRAPH_NODE_ARC_NUM];
677 : : };
678 : :
679 : : /* Encryption key size is up to 1024 bit, 128 bytes. */
680 : : #define MLX5_CRYPTO_KEY_MAX_SIZE 128
681 : :
682 : : struct mlx5_devx_dek_attr {
683 : : uint32_t key_size:4;
684 : : uint32_t has_keytag:1;
685 : : uint32_t key_purpose:4;
686 : : uint32_t pd:24;
687 : : uint64_t opaque;
688 : : uint8_t key[MLX5_CRYPTO_KEY_MAX_SIZE];
689 : : };
690 : :
691 : : struct mlx5_devx_import_kek_attr {
692 : : uint64_t modify_field_select;
693 : : uint32_t state:8;
694 : : uint32_t key_size:4;
695 : : uint8_t key[MLX5_CRYPTO_KEY_MAX_SIZE];
696 : : };
697 : :
698 : : #define MLX5_CRYPTO_CREDENTIAL_SIZE 48
699 : :
700 : : struct mlx5_devx_credential_attr {
701 : : uint64_t modify_field_select;
702 : : uint32_t state:8;
703 : : uint32_t credential_role:8;
704 : : uint8_t credential[MLX5_CRYPTO_CREDENTIAL_SIZE];
705 : : };
706 : :
707 : : struct mlx5_devx_crypto_login_attr {
708 : : uint64_t modify_field_select;
709 : : uint32_t credential_pointer:24;
710 : : uint32_t session_import_kek_ptr:24;
711 : : uint8_t credential[MLX5_CRYPTO_CREDENTIAL_SIZE];
712 : : };
713 : :
714 : : /*
715 : : * GENEVE TLV option attributes structure, used by GENEVE TLV option create.
716 : : */
717 : : struct mlx5_devx_geneve_tlv_option_attr {
718 : : uint32_t option_class:16;
719 : : uint32_t option_type:8;
720 : : uint32_t option_data_len:5;
721 : : uint32_t option_class_ignore:1;
722 : : uint32_t offset_valid:1;
723 : : uint32_t sample_offset:8;
724 : : };
725 : :
726 : : /* mlx5_devx_cmds.c */
727 : :
728 : : __rte_internal
729 : : struct mlx5_devx_obj *
730 : : mlx5_devx_cmd_flow_counter_alloc_general(void *ctx,
731 : : struct mlx5_devx_counter_attr *attr);
732 : :
733 : : __rte_internal
734 : : struct mlx5_devx_obj *mlx5_devx_cmd_flow_counter_alloc(void *ctx,
735 : : uint32_t bulk_sz);
736 : : __rte_internal
737 : : int mlx5_devx_cmd_destroy(struct mlx5_devx_obj *obj);
738 : : __rte_internal
739 : : int mlx5_devx_cmd_flow_counter_query(struct mlx5_devx_obj *dcs,
740 : : int clear, uint32_t n_counters,
741 : : uint64_t *pkts, uint64_t *bytes,
742 : : uint32_t mkey, void *addr,
743 : : void *cmd_comp,
744 : : uint64_t async_id);
745 : : __rte_internal
746 : : int mlx5_devx_cmd_query_hca_attr(void *ctx,
747 : : struct mlx5_hca_attr *attr);
748 : : __rte_internal
749 : : struct mlx5_devx_obj *mlx5_devx_cmd_mkey_create(void *ctx,
750 : : struct mlx5_devx_mkey_attr *attr);
751 : : __rte_internal
752 : : int mlx5_devx_get_out_command_status(void *out);
753 : : __rte_internal
754 : : int mlx5_devx_cmd_qp_query_tis_td(void *qp, uint32_t tis_num,
755 : : uint32_t *tis_td);
756 : : __rte_internal
757 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_rq(void *ctx,
758 : : struct mlx5_devx_create_rq_attr *rq_attr,
759 : : int socket);
760 : : __rte_internal
761 : : int mlx5_devx_cmd_modify_rq(struct mlx5_devx_obj *rq,
762 : : struct mlx5_devx_modify_rq_attr *rq_attr);
763 : : __rte_internal
764 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_rmp(void *ctx,
765 : : struct mlx5_devx_create_rmp_attr *rq_attr, int socket);
766 : : __rte_internal
767 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_tir(void *ctx,
768 : : struct mlx5_devx_tir_attr *tir_attr);
769 : : __rte_internal
770 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_rqt(void *ctx,
771 : : struct mlx5_devx_rqt_attr *rqt_attr);
772 : : __rte_internal
773 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_sq(void *ctx,
774 : : struct mlx5_devx_create_sq_attr *sq_attr);
775 : : __rte_internal
776 : : int mlx5_devx_cmd_modify_sq(struct mlx5_devx_obj *sq,
777 : : struct mlx5_devx_modify_sq_attr *sq_attr);
778 : : __rte_internal
779 : : int mlx5_devx_cmd_query_sq(struct mlx5_devx_obj *sq, void *out, size_t outlen);
780 : :
781 : : __rte_internal
782 : : int mlx5_devx_cmd_query_cq(struct mlx5_devx_obj *cq, void *out, size_t outlen);
783 : :
784 : : __rte_internal
785 : : int mlx5_devx_cmd_query_rq(struct mlx5_devx_obj *rq, void *out, size_t outlen);
786 : :
787 : : __rte_internal
788 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_tis(void *ctx,
789 : : struct mlx5_devx_tis_attr *tis_attr);
790 : : __rte_internal
791 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_td(void *ctx);
792 : : __rte_internal
793 : : int mlx5_devx_cmd_flow_dump(void *fdb_domain, void *rx_domain, void *tx_domain,
794 : : FILE *file);
795 : : __rte_internal
796 : : int mlx5_devx_cmd_flow_single_dump(void *rule, FILE *file);
797 : : __rte_internal
798 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_cq(void *ctx,
799 : : struct mlx5_devx_cq_attr *attr);
800 : : __rte_internal
801 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_virtq(void *ctx,
802 : : struct mlx5_devx_virtq_attr *attr);
803 : : __rte_internal
804 : : int mlx5_devx_cmd_modify_virtq(struct mlx5_devx_obj *virtq_obj,
805 : : struct mlx5_devx_virtq_attr *attr);
806 : : __rte_internal
807 : : int mlx5_devx_cmd_query_virtq(struct mlx5_devx_obj *virtq_obj,
808 : : struct mlx5_devx_virtq_attr *attr);
809 : : __rte_internal
810 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_qp(void *ctx,
811 : : struct mlx5_devx_qp_attr *attr);
812 : : __rte_internal
813 : : int mlx5_devx_cmd_modify_qp_state(struct mlx5_devx_obj *qp,
814 : : uint32_t qp_st_mod_op, uint32_t remote_qp_id);
815 : : __rte_internal
816 : : int mlx5_devx_cmd_modify_rqt(struct mlx5_devx_obj *rqt,
817 : : struct mlx5_devx_rqt_attr *rqt_attr);
818 : : __rte_internal
819 : : int mlx5_devx_cmd_modify_tir(struct mlx5_devx_obj *tir,
820 : : struct mlx5_devx_modify_tir_attr *tir_attr);
821 : : __rte_internal
822 : : int mlx5_devx_cmd_match_sample_info_query(void *ctx, uint32_t sample_field_id,
823 : : struct mlx5_devx_match_sample_info_query_attr *attr);
824 : : __rte_internal
825 : : int mlx5_devx_cmd_query_parse_samples(struct mlx5_devx_obj *flex_obj,
826 : : uint32_t *ids,
827 : : uint32_t num, uint8_t *anchor);
828 : :
829 : : __rte_internal
830 : : struct mlx5_devx_obj *
831 : : mlx5_devx_cmd_create_flex_parser(void *ctx,
832 : : struct mlx5_devx_graph_node_attr *data);
833 : :
834 : : __rte_internal
835 : : int mlx5_devx_cmd_register_read(void *ctx, uint16_t reg_id,
836 : : uint32_t arg, uint32_t *data, uint32_t dw_cnt);
837 : :
838 : : __rte_internal
839 : : int mlx5_devx_cmd_register_write(void *ctx, uint16_t reg_id,
840 : : uint32_t arg, uint32_t *data, uint32_t dw_cnt);
841 : :
842 : : __rte_internal
843 : : struct mlx5_devx_obj *
844 : : mlx5_devx_cmd_create_geneve_tlv_option(void *ctx,
845 : : struct mlx5_devx_geneve_tlv_option_attr *attr);
846 : :
847 : : __rte_internal
848 : : int
849 : : mlx5_devx_cmd_query_geneve_tlv_option(void *ctx,
850 : : struct mlx5_devx_obj *geneve_tlv_opt_obj,
851 : : struct mlx5_devx_match_sample_info_query_attr *attr);
852 : :
853 : : /**
854 : : * Create virtio queue counters object DevX API.
855 : : *
856 : : * @param[in] ctx
857 : : * Device context.
858 : :
859 : : * @return
860 : : * The DevX object created, NULL otherwise and rte_errno is set.
861 : : */
862 : : __rte_internal
863 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_virtio_q_counters(void *ctx);
864 : :
865 : : /**
866 : : * Query virtio queue counters object using DevX API.
867 : : *
868 : : * @param[in] couners_obj
869 : : * Pointer to virtq object structure.
870 : : * @param [in/out] attr
871 : : * Pointer to virtio queue counters attributes structure.
872 : : *
873 : : * @return
874 : : * 0 on success, a negative errno value otherwise and rte_errno is set.
875 : : */
876 : : __rte_internal
877 : : int mlx5_devx_cmd_query_virtio_q_counters(struct mlx5_devx_obj *couners_obj,
878 : : struct mlx5_devx_virtio_q_couners_attr *attr);
879 : : __rte_internal
880 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_flow_hit_aso_obj(void *ctx,
881 : : uint32_t pd);
882 : : __rte_internal
883 : : struct mlx5_devx_obj *mlx5_devx_cmd_alloc_pd(void *ctx);
884 : :
885 : : __rte_internal
886 : : int mlx5_devx_cmd_wq_query(void *wq, uint32_t *counter_set_id);
887 : :
888 : : __rte_internal
889 : : struct mlx5_devx_obj *mlx5_devx_cmd_queue_counter_alloc(void *ctx, int *syndrome);
890 : : __rte_internal
891 : : int mlx5_devx_cmd_queue_counter_query(struct mlx5_devx_obj *dcs, int clear,
892 : : uint32_t *out_of_buffers);
893 : : __rte_internal
894 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_conn_track_offload_obj(void *ctx,
895 : : uint32_t pd, uint32_t log_obj_size);
896 : :
897 : : /**
898 : : * Create general object of type FLOW_METER_ASO using DevX API..
899 : : *
900 : : * @param[in] ctx
901 : : * Device context.
902 : : * @param [in] pd
903 : : * PD value to associate the FLOW_METER_ASO object with.
904 : : * @param [in] log_obj_size
905 : : * log_obj_size define to allocate number of 2 * meters
906 : : * in one FLOW_METER_ASO object.
907 : : *
908 : : * @return
909 : : * The DevX object created, NULL otherwise and rte_errno is set.
910 : : */
911 : : __rte_internal
912 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_flow_meter_aso_obj(void *ctx,
913 : : uint32_t pd, uint32_t log_obj_size);
914 : : __rte_internal
915 : : struct mlx5_devx_obj *
916 : : mlx5_devx_cmd_create_dek_obj(void *ctx, struct mlx5_devx_dek_attr *attr);
917 : :
918 : : __rte_internal
919 : : struct mlx5_devx_obj *
920 : : mlx5_devx_cmd_create_import_kek_obj(void *ctx,
921 : : struct mlx5_devx_import_kek_attr *attr);
922 : :
923 : : __rte_internal
924 : : struct mlx5_devx_obj *
925 : : mlx5_devx_cmd_create_credential_obj(void *ctx,
926 : : struct mlx5_devx_credential_attr *attr);
927 : :
928 : : __rte_internal
929 : : struct mlx5_devx_obj *
930 : : mlx5_devx_cmd_create_crypto_login_obj(void *ctx,
931 : : struct mlx5_devx_crypto_login_attr *attr);
932 : :
933 : : __rte_internal
934 : : int
935 : : mlx5_devx_cmd_query_lag(void *ctx,
936 : : struct mlx5_devx_lag_context *lag_ctx);
937 : :
938 : : #endif /* RTE_PMD_MLX5_DEVX_CMDS_H_ */
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