Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2001-2023 Intel Corporation
3 : : */
4 : :
5 : : #ifndef _ICE_TYPE_H_
6 : : #define _ICE_TYPE_H_
7 : :
8 : : #include "ice_defs.h"
9 : : #include "ice_status.h"
10 : : #include "ice_hw_autogen.h"
11 : : #include "ice_devids.h"
12 : : #include "ice_osdep.h"
13 : : #include "ice_bitops.h" /* Must come before ice_controlq.h */
14 : : #include "ice_lan_tx_rx.h"
15 : : #include "ice_ddp.h"
16 : : #include "ice_controlq.h"
17 : : #include "ice_flex_type.h"
18 : : #include "ice_protocol_type.h"
19 : : #include "ice_sbq_cmd.h"
20 : : #include "ice_vlan_mode.h"
21 : :
22 : : /**
23 : : * ice_is_pow2 - check if integer value is a power of 2
24 : : * @val: unsigned integer to be validated
25 : : */
26 : : static inline bool ice_is_pow2(u64 val)
27 : : {
28 [ # # # # : 0 : return (val && !(val & (val - 1)));
# # # # #
# # # # #
# # ]
29 : : }
30 : :
31 : : /**
32 : : * ice_ilog2 - Calculates integer log base 2 of a number
33 : : * @n: number on which to perform operation
34 : : */
35 : : static inline int ice_ilog2(u64 n)
36 : : {
37 : : int i;
38 : :
39 [ # # # # ]: 0 : for (i = 63; i >= 0; i--)
40 [ # # # # ]: 0 : if (((u64)1 << i) & n)
41 : : return i;
42 : :
43 : : return -1;
44 : : }
45 : :
46 : : static inline bool ice_is_tc_ena(ice_bitmap_t bitmap, u8 tc)
47 : : {
48 : : return ice_is_bit_set(&bitmap, tc);
49 : : }
50 : :
51 : : /**
52 : : * DIV_S64 - Divide signed 64-bit value with signed 64-bit divisor
53 : : * @dividend: value to divide
54 : : * @divisor: value to divide by
55 : : *
56 : : * Use DIV_S64 for any 64-bit divide which operates on signed 64-bit dividends.
57 : : * Do not use this for unsigned 64-bit dividends as it will not produce
58 : : * correct results if the dividend is larger than S64_MAX.
59 : : */
60 : : static inline s64 DIV_S64(s64 dividend, s64 divisor)
61 : : {
62 [ # # # # : 0 : return dividend / divisor;
# # ]
63 : : }
64 : :
65 : : /**
66 : : * DIV_U64 - Divide unsigned 64-bit value by unsigned 64-bit divisor
67 : : * @dividend: value to divide
68 : : * @divisor: value to divide by
69 : : *
70 : : * Use DIV_U64 for any 64-bit divide which operates on unsigned 64-bit
71 : : * dividends. Do not use this for signed 64-bit dividends as it will not
72 : : * handle negative values correctly.
73 : : */
74 : : static inline u64 DIV_U64(u64 dividend, u64 divisor)
75 : : {
76 [ # # ]: 0 : return dividend / divisor;
77 : : }
78 : :
79 : : static inline u64 round_up_64bit(u64 a, u32 b)
80 : : {
81 [ # # ]: 0 : return DIV_U64(((a) + (b) / 2), (b));
82 : : }
83 : :
84 : : static inline u32 ice_round_to_num(u32 N, u32 R)
85 : : {
86 [ # # # # ]: 0 : return ((((N) % (R)) < ((R) / 2)) ? (((N) / (R)) * (R)) :
87 : 0 : ((((N) + (R) - 1) / (R)) * (R)));
88 : : }
89 : :
90 : : /* Driver always calls main vsi_handle first */
91 : : #define ICE_MAIN_VSI_HANDLE 0
92 : :
93 : : /* Switch from ms to the 1usec global time (this is the GTIME resolution) */
94 : : #define ICE_MS_TO_GTIME(time) ((time) * 1000)
95 : :
96 : : /* Data type manipulation macros. */
97 : : #define ICE_HI_DWORD(x) ((u32)((((x) >> 16) >> 16) & 0xFFFFFFFF))
98 : : #define ICE_LO_DWORD(x) ((u32)((x) & 0xFFFFFFFF))
99 : : #define ICE_HI_WORD(x) ((u16)(((x) >> 16) & 0xFFFF))
100 : : #define ICE_LO_WORD(x) ((u16)((x) & 0xFFFF))
101 : :
102 : : /* debug masks - set these bits in hw->debug_mask to control output */
103 : : #define ICE_DBG_TRACE BIT_ULL(0) /* for function-trace only */
104 : : #define ICE_DBG_INIT BIT_ULL(1)
105 : : #define ICE_DBG_RELEASE BIT_ULL(2)
106 : : #define ICE_DBG_FW_LOG BIT_ULL(3)
107 : : #define ICE_DBG_LINK BIT_ULL(4)
108 : : #define ICE_DBG_PHY BIT_ULL(5)
109 : : #define ICE_DBG_QCTX BIT_ULL(6)
110 : : #define ICE_DBG_NVM BIT_ULL(7)
111 : : #define ICE_DBG_LAN BIT_ULL(8)
112 : : #define ICE_DBG_FLOW BIT_ULL(9)
113 : : #define ICE_DBG_DCB BIT_ULL(10)
114 : : #define ICE_DBG_DIAG BIT_ULL(11)
115 : : #define ICE_DBG_FD BIT_ULL(12)
116 : : #define ICE_DBG_SW BIT_ULL(13)
117 : : #define ICE_DBG_SCHED BIT_ULL(14)
118 : :
119 : : #define ICE_DBG_PKG BIT_ULL(16)
120 : : #define ICE_DBG_RES BIT_ULL(17)
121 : : #define ICE_DBG_ACL BIT_ULL(18)
122 : : #define ICE_DBG_PTP BIT_ULL(19)
123 : : #define ICE_DBG_AQ_MSG BIT_ULL(24)
124 : : #define ICE_DBG_AQ_DESC BIT_ULL(25)
125 : : #define ICE_DBG_AQ_DESC_BUF BIT_ULL(26)
126 : : #define ICE_DBG_AQ_CMD BIT_ULL(27)
127 : : #define ICE_DBG_AQ (ICE_DBG_AQ_MSG | \
128 : : ICE_DBG_AQ_DESC | \
129 : : ICE_DBG_AQ_DESC_BUF | \
130 : : ICE_DBG_AQ_CMD)
131 : : #define ICE_DBG_PARSER BIT_ULL(28)
132 : :
133 : : #define ICE_DBG_USER BIT_ULL(31)
134 : : #define ICE_DBG_ALL 0xFFFFFFFFFFFFFFFFULL
135 : :
136 : : #define __ALWAYS_UNUSED
137 : :
138 : : #define IS_ETHER_ADDR_EQUAL(addr1, addr2) \
139 : : (((bool)((((u16 *)(addr1))[0] == ((u16 *)(addr2))[0]))) && \
140 : : ((bool)((((u16 *)(addr1))[1] == ((u16 *)(addr2))[1]))) && \
141 : : ((bool)((((u16 *)(addr1))[2] == ((u16 *)(addr2))[2]))))
142 : :
143 : : enum ice_aq_res_ids {
144 : : ICE_NVM_RES_ID = 1,
145 : : ICE_SPD_RES_ID,
146 : : ICE_CHANGE_LOCK_RES_ID,
147 : : ICE_GLOBAL_CFG_LOCK_RES_ID
148 : : };
149 : :
150 : : /* FW update timeout definitions are in milliseconds */
151 : : #define ICE_NVM_TIMEOUT 180000
152 : : #define ICE_CHANGE_LOCK_TIMEOUT 1000
153 : : #define ICE_GLOBAL_CFG_LOCK_TIMEOUT 3000
154 : :
155 : : struct ice_driver_ver {
156 : : u8 major_ver;
157 : : u8 minor_ver;
158 : : u8 build_ver;
159 : : u8 subbuild_ver;
160 : : u8 driver_string[32];
161 : : };
162 : :
163 : : enum ice_fc_mode {
164 : : ICE_FC_NONE = 0,
165 : : ICE_FC_RX_PAUSE,
166 : : ICE_FC_TX_PAUSE,
167 : : ICE_FC_FULL,
168 : : ICE_FC_AUTO,
169 : : ICE_FC_PFC,
170 : : ICE_FC_DFLT
171 : : };
172 : :
173 : : enum ice_phy_cache_mode {
174 : : ICE_FC_MODE = 0,
175 : : ICE_SPEED_MODE,
176 : : ICE_FEC_MODE
177 : : };
178 : :
179 : : enum ice_fec_mode {
180 : : ICE_FEC_NONE = 0,
181 : : ICE_FEC_RS,
182 : : ICE_FEC_BASER,
183 : : ICE_FEC_AUTO,
184 : : ICE_FEC_DIS_AUTO
185 : : };
186 : :
187 : : struct ice_phy_cache_mode_data {
188 : : union {
189 : : enum ice_fec_mode curr_user_fec_req;
190 : : enum ice_fc_mode curr_user_fc_req;
191 : : u16 curr_user_speed_req;
192 : : } data;
193 : : };
194 : :
195 : : enum ice_set_fc_aq_failures {
196 : : ICE_SET_FC_AQ_FAIL_NONE = 0,
197 : : ICE_SET_FC_AQ_FAIL_GET,
198 : : ICE_SET_FC_AQ_FAIL_SET,
199 : : ICE_SET_FC_AQ_FAIL_UPDATE
200 : : };
201 : :
202 : : /* These are structs for managing the hardware information and the operations */
203 : : /* MAC types */
204 : : enum ice_mac_type {
205 : : ICE_MAC_UNKNOWN = 0,
206 : : ICE_MAC_E810,
207 : : ICE_MAC_GENERIC,
208 : : ICE_MAC_GENERIC_3K,
209 : : ICE_MAC_GENERIC_3K_E825,
210 : : };
211 : :
212 : : /* Media Types */
213 : : enum ice_media_type {
214 : : ICE_MEDIA_UNKNOWN = 0,
215 : : ICE_MEDIA_FIBER,
216 : : ICE_MEDIA_BASET,
217 : : ICE_MEDIA_BACKPLANE,
218 : : ICE_MEDIA_DA,
219 : : ICE_MEDIA_AUI,
220 : : };
221 : :
222 : : /* Software VSI types. */
223 : : enum ice_vsi_type {
224 : : ICE_VSI_PF = 0,
225 : : ICE_VSI_CTRL = 3, /* equates to ICE_VSI_PF with 1 queue pair */
226 : : ICE_VSI_LB = 6,
227 : : };
228 : :
229 : : struct ice_link_status {
230 : : /* Refer to ice_aq_phy_type for bits definition */
231 : : u64 phy_type_low;
232 : : u64 phy_type_high;
233 : : u8 topo_media_conflict;
234 : : u16 max_frame_size;
235 : : u16 link_speed;
236 : : u16 req_speeds;
237 : : u8 link_cfg_err;
238 : : u8 lse_ena; /* Link Status Event notification */
239 : : u8 link_info;
240 : : u8 an_info;
241 : : u8 ext_info;
242 : : u8 fec_info;
243 : : u8 pacing;
244 : : /* Refer to #define from module_type[ICE_MODULE_TYPE_TOTAL_BYTE] of
245 : : * ice_aqc_get_phy_caps structure
246 : : */
247 : : u8 module_type[ICE_MODULE_TYPE_TOTAL_BYTE];
248 : : };
249 : :
250 : : /* Different data queue types: These are mainly for SW consumption. */
251 : : enum ice_q {
252 : : ICE_DATA_Q_DOORBELL,
253 : : ICE_DATA_Q_CMPL,
254 : : ICE_DATA_Q_QUANTA,
255 : : ICE_DATA_Q_RX,
256 : : ICE_DATA_Q_TX,
257 : : };
258 : :
259 : : /* Different reset sources for which a disable queue AQ call has to be made in
260 : : * order to clean the Tx scheduler as a part of the reset
261 : : */
262 : : enum ice_disq_rst_src {
263 : : ICE_NO_RESET = 0,
264 : : ICE_VM_RESET,
265 : : };
266 : :
267 : : /* PHY info such as phy_type, etc... */
268 : : struct ice_phy_info {
269 : : struct ice_link_status link_info;
270 : : struct ice_link_status link_info_old;
271 : : u64 phy_type_low;
272 : : u64 phy_type_high;
273 : : enum ice_media_type media_type;
274 : : u8 get_link_info;
275 : : /* Please refer to struct ice_aqc_get_link_status_data to get
276 : : * detail of enable bit in curr_user_speed_req
277 : : */
278 : : u16 curr_user_speed_req;
279 : : enum ice_fec_mode curr_user_fec_req;
280 : : enum ice_fc_mode curr_user_fc_req;
281 : : struct ice_aqc_set_phy_cfg_data curr_user_phy_cfg;
282 : : };
283 : :
284 : : #define ICE_MAX_NUM_MIRROR_RULES 64
285 : :
286 : : #define ICE_L2TPV2_FLAGS_CTRL 0x8000
287 : : #define ICE_L2TPV2_FLAGS_LEN 0x4000
288 : : #define ICE_L2TPV2_FLAGS_SEQ 0x0800
289 : : #define ICE_L2TPV2_FLAGS_OFF 0x0200
290 : : #define ICE_L2TPV2_FLAGS_VER 0x0002
291 : :
292 : : #define ICE_L2TPV2_PKT_LENGTH 6
293 : : #define ICE_PPP_PKT_LENGTH 4
294 : :
295 : : /* protocol enumeration for filters */
296 : : enum ice_fltr_ptype {
297 : : /* NONE - used for undef/error */
298 : : ICE_FLTR_PTYPE_NONF_NONE = 0,
299 : : ICE_FLTR_PTYPE_NONF_IPV4_UDP,
300 : : ICE_FLTR_PTYPE_NONF_IPV4_TCP,
301 : : ICE_FLTR_PTYPE_NONF_IPV4_SCTP,
302 : : ICE_FLTR_PTYPE_NONF_IPV4_OTHER,
303 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU,
304 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4,
305 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_UDP,
306 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_TCP,
307 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV6,
308 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV6_UDP,
309 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV6_TCP,
310 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH,
311 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4,
312 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4_UDP,
313 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4_TCP,
314 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV6,
315 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV6_UDP,
316 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV6_TCP,
317 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW,
318 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV4,
319 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV4_UDP,
320 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV4_TCP,
321 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV6,
322 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV6_UDP,
323 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV6_TCP,
324 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP,
325 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV4,
326 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV4_UDP,
327 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV4_TCP,
328 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV6,
329 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV6_UDP,
330 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV6_TCP,
331 : : ICE_FLTR_PTYPE_NONF_IPV6_GTPU,
332 : : ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH,
333 : : ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH_DW,
334 : : ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH_UP,
335 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_ICMP,
336 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_OTHER,
337 : : ICE_FLTR_PTYPE_NONF_IPV6_GTPU_IPV6_OTHER,
338 : : ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4_OTHER,
339 : : ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH_IPV6_OTHER,
340 : : ICE_FLTR_PTYPE_NONF_IPV4_L2TPV3,
341 : : ICE_FLTR_PTYPE_NONF_IPV6_L2TPV3,
342 : : ICE_FLTR_PTYPE_NONF_IPV4_ESP,
343 : : ICE_FLTR_PTYPE_NONF_IPV6_ESP,
344 : : ICE_FLTR_PTYPE_NONF_IPV4_AH,
345 : : ICE_FLTR_PTYPE_NONF_IPV6_AH,
346 : : ICE_FLTR_PTYPE_NONF_IPV4_NAT_T_ESP,
347 : : ICE_FLTR_PTYPE_NONF_IPV6_NAT_T_ESP,
348 : : ICE_FLTR_PTYPE_NONF_IPV4_PFCP_NODE,
349 : : ICE_FLTR_PTYPE_NONF_IPV4_PFCP_SESSION,
350 : : ICE_FLTR_PTYPE_NONF_IPV6_PFCP_NODE,
351 : : ICE_FLTR_PTYPE_NONF_IPV6_PFCP_SESSION,
352 : : ICE_FLTR_PTYPE_NON_IP_L2,
353 : : ICE_FLTR_PTYPE_NONF_ECPRI_TP0,
354 : : ICE_FLTR_PTYPE_NONF_IPV4_UDP_ECPRI_TP0,
355 : : ICE_FLTR_PTYPE_FRAG_IPV4,
356 : : ICE_FLTR_PTYPE_FRAG_IPV6,
357 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE,
358 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4,
359 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_UDP,
360 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_TCP,
361 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6,
362 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_UDP,
363 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_TCP,
364 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE,
365 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4,
366 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_UDP,
367 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_TCP,
368 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6,
369 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_UDP,
370 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_TCP,
371 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU,
372 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_IPV4,
373 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_IPV4_UDP,
374 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_IPV4_TCP,
375 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_IPV6,
376 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_IPV6_UDP,
377 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_IPV6_TCP,
378 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU,
379 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_IPV4,
380 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_IPV4_UDP,
381 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_IPV4_TCP,
382 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_IPV6,
383 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_IPV6_UDP,
384 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_IPV6_TCP,
385 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU,
386 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_IPV4,
387 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_IPV4_UDP,
388 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_IPV4_TCP,
389 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_IPV6,
390 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_IPV6_UDP,
391 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_IPV6_TCP,
392 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU,
393 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_IPV4,
394 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_IPV4_UDP,
395 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_IPV4_TCP,
396 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_IPV6,
397 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_IPV6_UDP,
398 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_IPV6_TCP,
399 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH,
400 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_IPV4,
401 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_IPV4_UDP,
402 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_IPV4_TCP,
403 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_IPV6,
404 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_IPV6_UDP,
405 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_IPV6_TCP,
406 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH,
407 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_IPV4,
408 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_IPV4_UDP,
409 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_IPV4_TCP,
410 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_IPV6,
411 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_IPV6_UDP,
412 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_IPV6_TCP,
413 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH,
414 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_IPV4,
415 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_IPV4_UDP,
416 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_IPV4_TCP,
417 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_IPV6,
418 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_IPV6_UDP,
419 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_IPV6_TCP,
420 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH,
421 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_IPV4,
422 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_IPV4_UDP,
423 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_IPV4_TCP,
424 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_IPV6,
425 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_IPV6_UDP,
426 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_IPV6_TCP,
427 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_DW,
428 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_DW_IPV4,
429 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_DW_IPV4_UDP,
430 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_DW_IPV4_TCP,
431 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_DW_IPV6,
432 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_DW_IPV6_UDP,
433 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_DW_IPV6_TCP,
434 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_DW,
435 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_DW_IPV4,
436 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_DW_IPV4_UDP,
437 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_DW_IPV4_TCP,
438 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_DW_IPV6,
439 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_DW_IPV6_UDP,
440 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_DW_IPV6_TCP,
441 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_DW,
442 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_DW_IPV4,
443 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_DW_IPV4_UDP,
444 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_DW_IPV4_TCP,
445 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_DW_IPV6,
446 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_DW_IPV6_UDP,
447 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_DW_IPV6_TCP,
448 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_DW,
449 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_DW_IPV4,
450 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_DW_IPV4_UDP,
451 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_DW_IPV4_TCP,
452 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_DW_IPV6,
453 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_DW_IPV6_UDP,
454 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_DW_IPV6_TCP,
455 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_UP,
456 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_UP_IPV4,
457 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_UP_IPV4_UDP,
458 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_UP_IPV4_TCP,
459 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_UP_IPV6,
460 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_UP_IPV6_UDP,
461 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_GTPU_EH_UP_IPV6_TCP,
462 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_UP,
463 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_UP_IPV4,
464 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_UP_IPV4_UDP,
465 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_UP_IPV4_TCP,
466 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_UP_IPV6,
467 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_UP_IPV6_UDP,
468 : : ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_GTPU_EH_UP_IPV6_TCP,
469 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_UP,
470 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_UP_IPV4,
471 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_UP_IPV4_UDP,
472 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_UP_IPV4_TCP,
473 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_UP_IPV6,
474 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_UP_IPV6_UDP,
475 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_GTPU_EH_UP_IPV6_TCP,
476 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_UP,
477 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_UP_IPV4,
478 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_UP_IPV4_UDP,
479 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_UP_IPV4_TCP,
480 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_UP_IPV6,
481 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_UP_IPV6_UDP,
482 : : ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_GTPU_EH_UP_IPV6_TCP,
483 : : ICE_FLTR_PTYPE_NONF_IPV6_UDP,
484 : : ICE_FLTR_PTYPE_NONF_IPV6_TCP,
485 : : ICE_FLTR_PTYPE_NONF_IPV6_SCTP,
486 : : ICE_FLTR_PTYPE_NONF_IPV6_OTHER,
487 : : ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN,
488 : : ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN_IPV4_UDP,
489 : : ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN_IPV4_TCP,
490 : : ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN_IPV4_SCTP,
491 : : ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN_IPV4_OTHER,
492 : : ICE_FLTR_PTYPE_NONF_IPV4_L2TPV2_CONTROL,
493 : : ICE_FLTR_PTYPE_NONF_IPV4_L2TPV2,
494 : : ICE_FLTR_PTYPE_NONF_IPV4_L2TPV2_PPP,
495 : : ICE_FLTR_PTYPE_NONF_IPV4_L2TPV2_PPP_IPV4,
496 : : ICE_FLTR_PTYPE_NONF_IPV4_L2TPV2_PPP_IPV4_UDP,
497 : : ICE_FLTR_PTYPE_NONF_IPV4_L2TPV2_PPP_IPV4_TCP,
498 : : ICE_FLTR_PTYPE_NONF_IPV4_L2TPV2_PPP_IPV6,
499 : : ICE_FLTR_PTYPE_NONF_IPV4_L2TPV2_PPP_IPV6_UDP,
500 : : ICE_FLTR_PTYPE_NONF_IPV4_L2TPV2_PPP_IPV6_TCP,
501 : : ICE_FLTR_PTYPE_NONF_IPV6_L2TPV2_CONTROL,
502 : : ICE_FLTR_PTYPE_NONF_IPV6_L2TPV2,
503 : : ICE_FLTR_PTYPE_NONF_IPV6_L2TPV2_PPP,
504 : : ICE_FLTR_PTYPE_NONF_IPV6_L2TPV2_PPP_IPV4,
505 : : ICE_FLTR_PTYPE_NONF_IPV6_L2TPV2_PPP_IPV4_UDP,
506 : : ICE_FLTR_PTYPE_NONF_IPV6_L2TPV2_PPP_IPV4_TCP,
507 : : ICE_FLTR_PTYPE_NONF_IPV6_L2TPV2_PPP_IPV6,
508 : : ICE_FLTR_PTYPE_NONF_IPV6_L2TPV2_PPP_IPV6_UDP,
509 : : ICE_FLTR_PTYPE_NONF_IPV6_L2TPV2_PPP_IPV6_TCP,
510 : : ICE_FLTR_PTYPE_MAX,
511 : : };
512 : :
513 : : enum ice_fd_hw_seg {
514 : : ICE_FD_HW_SEG_NON_TUN = 0,
515 : : ICE_FD_HW_SEG_TUN,
516 : : ICE_FD_HW_SEG_MAX,
517 : : };
518 : :
519 : : /* 2 VSI = 1 ICE_VSI_PF + 1 ICE_VSI_CTRL */
520 : : #define ICE_MAX_FDIR_VSI_PER_FILTER 2
521 : :
522 : : struct ice_fd_hw_prof {
523 : : struct ice_flow_seg_info *fdir_seg[ICE_FD_HW_SEG_MAX];
524 : : int cnt;
525 : : u64 entry_h[ICE_MAX_FDIR_VSI_PER_FILTER][ICE_FD_HW_SEG_MAX];
526 : : u16 vsi_h[ICE_MAX_FDIR_VSI_PER_FILTER];
527 : : };
528 : :
529 : : /* Common HW capabilities for SW use */
530 : : struct ice_hw_common_caps {
531 : : /* Write CSR protection */
532 : : u64 wr_csr_prot;
533 : : u32 switching_mode;
534 : : /* switching mode supported - EVB switching (including cloud) */
535 : : #define ICE_NVM_IMAGE_TYPE_EVB 0x0
536 : :
537 : : /* Manageablity mode & supported protocols over MCTP */
538 : : u32 mgmt_mode;
539 : : #define ICE_MGMT_MODE_PASS_THRU_MODE_M 0xF
540 : : #define ICE_MGMT_MODE_CTL_INTERFACE_M 0xF0
541 : : #define ICE_MGMT_MODE_REDIR_SB_INTERFACE_M 0xF00
542 : :
543 : : u32 mgmt_protocols_mctp;
544 : : #define ICE_MGMT_MODE_PROTO_RSVD BIT(0)
545 : : #define ICE_MGMT_MODE_PROTO_PLDM BIT(1)
546 : : #define ICE_MGMT_MODE_PROTO_OEM BIT(2)
547 : : #define ICE_MGMT_MODE_PROTO_NC_SI BIT(3)
548 : :
549 : : u32 os2bmc;
550 : : u32 valid_functions;
551 : : /* DCB capabilities */
552 : : u32 active_tc_bitmap;
553 : : u32 maxtc;
554 : :
555 : : /* RSS related capabilities */
556 : : u32 rss_table_size; /* 512 for PFs and 64 for VFs */
557 : : u32 rss_table_entry_width; /* RSS Entry width in bits */
558 : :
559 : : /* Tx/Rx queues */
560 : : u32 num_rxq; /* Number/Total Rx queues */
561 : : u32 rxq_first_id; /* First queue ID for Rx queues */
562 : : u32 num_txq; /* Number/Total Tx queues */
563 : : u32 txq_first_id; /* First queue ID for Tx queues */
564 : :
565 : : /* MSI-X vectors */
566 : : u32 num_msix_vectors;
567 : : u32 msix_vector_first_id;
568 : :
569 : : /* Max MTU for function or device */
570 : : u32 max_mtu;
571 : :
572 : : /* WOL related */
573 : : u32 num_wol_proxy_fltr;
574 : : u32 wol_proxy_vsi_seid;
575 : :
576 : : /* LED/SDP pin count */
577 : : u32 led_pin_num;
578 : : u32 sdp_pin_num;
579 : :
580 : : /* LED/SDP - Supports up to 12 LED pins and 8 SDP signals */
581 : : #define ICE_MAX_SUPPORTED_GPIO_LED 12
582 : : #define ICE_MAX_SUPPORTED_GPIO_SDP 8
583 : : u8 led[ICE_MAX_SUPPORTED_GPIO_LED];
584 : : u8 sdp[ICE_MAX_SUPPORTED_GPIO_SDP];
585 : :
586 : : /* EVB capabilities */
587 : : u8 evb_802_1_qbg; /* Edge Virtual Bridging */
588 : : u8 evb_802_1_qbh; /* Bridge Port Extension */
589 : :
590 : : u8 dcb;
591 : : u8 iscsi;
592 : : u8 ieee_1588;
593 : : u8 mgmt_cem;
594 : :
595 : : /* WoL and APM support */
596 : : #define ICE_WOL_SUPPORT_M BIT(0)
597 : : #define ICE_ACPI_PROG_MTHD_M BIT(1)
598 : : #define ICE_PROXY_SUPPORT_M BIT(2)
599 : : u8 apm_wol_support;
600 : : u8 acpi_prog_mthd;
601 : : u8 proxy_support;
602 : : bool sec_rev_disabled;
603 : : bool update_disabled;
604 : : bool nvm_unified_update;
605 : : #define ICE_NVM_MGMT_SEC_REV_DISABLED BIT(0)
606 : : #define ICE_NVM_MGMT_UPDATE_DISABLED BIT(1)
607 : : #define ICE_NVM_MGMT_UNIFIED_UPD_SUPPORT BIT(3)
608 : : /* PCIe reset avoidance */
609 : : bool pcie_reset_avoidance; /* false: not supported, true: supported */
610 : : /* Post update reset restriction */
611 : : bool reset_restrict_support; /* false: not supported, true: supported */
612 : :
613 : : /* External topology device images within the NVM */
614 : : #define ICE_EXT_TOPO_DEV_IMG_COUNT 4
615 : : u32 ext_topo_dev_img_ver_high[ICE_EXT_TOPO_DEV_IMG_COUNT];
616 : : u32 ext_topo_dev_img_ver_low[ICE_EXT_TOPO_DEV_IMG_COUNT];
617 : : u8 ext_topo_dev_img_part_num[ICE_EXT_TOPO_DEV_IMG_COUNT];
618 : : #define ICE_EXT_TOPO_DEV_IMG_PART_NUM_S 8
619 : : #define ICE_EXT_TOPO_DEV_IMG_PART_NUM_M \
620 : : MAKEMASK(0xFF, ICE_EXT_TOPO_DEV_IMG_PART_NUM_S)
621 : : bool ext_topo_dev_img_load_en[ICE_EXT_TOPO_DEV_IMG_COUNT];
622 : : #define ICE_EXT_TOPO_DEV_IMG_LOAD_EN BIT(0)
623 : : bool ext_topo_dev_img_prog_en[ICE_EXT_TOPO_DEV_IMG_COUNT];
624 : : #define ICE_EXT_TOPO_DEV_IMG_PROG_EN BIT(1)
625 : : bool tx_sched_topo_comp_mode_en;
626 : : };
627 : :
628 : : /* IEEE 1588 TIME_SYNC specific info */
629 : : /* Function specific definitions */
630 : : #define ICE_TS_FUNC_ENA_M BIT(0)
631 : : #define ICE_TS_SRC_TMR_OWND_M BIT(1)
632 : : #define ICE_TS_TMR_ENA_M BIT(2)
633 : : #define ICE_TS_TMR_IDX_OWND_S 4
634 : : #define ICE_TS_TMR_IDX_OWND_M BIT(4)
635 : : #define ICE_TS_CLK_FREQ_S 16
636 : : #define ICE_TS_CLK_FREQ_M MAKEMASK(0x7, ICE_TS_CLK_FREQ_S)
637 : : #define ICE_TS_CLK_SRC_S 20
638 : : #define ICE_TS_CLK_SRC_M BIT(20)
639 : : #define ICE_TS_TMR_IDX_ASSOC_S 24
640 : : #define ICE_TS_TMR_IDX_ASSOC_M BIT(24)
641 : :
642 : : /* TIME_REF clock rate specification */
643 : : enum ice_time_ref_freq {
644 : : ICE_TIME_REF_FREQ_25_000 = 0,
645 : : ICE_TIME_REF_FREQ_122_880 = 1,
646 : : ICE_TIME_REF_FREQ_125_000 = 2,
647 : : ICE_TIME_REF_FREQ_153_600 = 3,
648 : : ICE_TIME_REF_FREQ_156_250 = 4,
649 : : ICE_TIME_REF_FREQ_245_760 = 5,
650 : :
651 : : NUM_ICE_TIME_REF_FREQ
652 : : };
653 : :
654 : : /* Clock source specification */
655 : : enum ice_clk_src {
656 : : ICE_CLK_SRC_TCX0 = 0, /* Temperature compensated oscillator */
657 : : ICE_CLK_SRC_TIME_REF = 1, /* Use TIME_REF reference clock */
658 : :
659 : : NUM_ICE_CLK_SRC
660 : : };
661 : :
662 : : struct ice_ts_func_info {
663 : : /* Function specific info */
664 : : enum ice_time_ref_freq time_ref;
665 : : u8 clk_src : 1;
666 : : u8 tmr_index_assoc : 1;
667 : : u8 ena : 1;
668 : : u8 tmr_index_owned : 1;
669 : : u8 src_tmr_owned : 1;
670 : : u8 tmr_ena : 1;
671 : : };
672 : :
673 : : /* Device specific definitions */
674 : : #define ICE_TS_TMR0_OWNR_M 0x7
675 : : #define ICE_TS_TMR0_OWND_M BIT(3)
676 : : #define ICE_TS_TMR1_OWNR_S 4
677 : : #define ICE_TS_TMR1_OWNR_M MAKEMASK(0x7, ICE_TS_TMR1_OWNR_S)
678 : : #define ICE_TS_TMR1_OWND_M BIT(7)
679 : : #define ICE_TS_DEV_ENA_M BIT(24)
680 : : #define ICE_TS_TMR0_ENA_M BIT(25)
681 : : #define ICE_TS_TMR1_ENA_M BIT(26)
682 : : #define ICE_TS_LL_TX_TS_READ_M BIT(28)
683 : :
684 : : struct ice_ts_dev_info {
685 : : /* Device specific info */
686 : : u32 tmr_own_map;
687 : : u8 tmr0_owner;
688 : : u8 tmr1_owner;
689 : : u8 tmr0_owned : 1;
690 : : u8 tmr1_owned : 1;
691 : : u8 ena : 1;
692 : : u8 tmr0_ena : 1;
693 : : u8 tmr1_ena : 1;
694 : : u8 ts_ll_read : 1;
695 : : };
696 : :
697 : : #define ICE_NAC_TOPO_PRIMARY_M BIT(0)
698 : : #define ICE_NAC_TOPO_DUAL_M BIT(1)
699 : : #define ICE_NAC_TOPO_ID_M MAKEMASK(0xf, 0)
700 : :
701 : : struct ice_nac_topology {
702 : : u32 mode;
703 : : u8 id;
704 : : };
705 : :
706 : : /* Function specific capabilities */
707 : : struct ice_hw_func_caps {
708 : : struct ice_hw_common_caps common_cap;
709 : : u32 guar_num_vsi;
710 : : u32 fd_fltr_guar; /* Number of filters guaranteed */
711 : : u32 fd_fltr_best_effort; /* Number of best effort filters */
712 : : struct ice_ts_func_info ts_func_info;
713 : : };
714 : :
715 : : /* Device wide capabilities */
716 : : struct ice_hw_dev_caps {
717 : : struct ice_hw_common_caps common_cap;
718 : : u32 num_vsi_allocd_to_host; /* Excluding EMP VSI */
719 : : u32 num_flow_director_fltr; /* Number of FD filters available */
720 : : struct ice_ts_dev_info ts_dev_info;
721 : : u32 num_funcs;
722 : : struct ice_nac_topology nac_topo;
723 : : };
724 : :
725 : : /* Information about MAC such as address, etc... */
726 : : struct ice_mac_info {
727 : : u8 lan_addr[ETH_ALEN];
728 : : u8 perm_addr[ETH_ALEN];
729 : : u8 port_addr[ETH_ALEN];
730 : : u8 wol_addr[ETH_ALEN];
731 : : };
732 : :
733 : : /* PCI bus types */
734 : : enum ice_bus_type {
735 : : ice_bus_unknown = 0,
736 : : ice_bus_pci_express,
737 : : ice_bus_embedded, /* Is device Embedded versus card */
738 : : ice_bus_reserved
739 : : };
740 : :
741 : : /* PCI bus speeds */
742 : : enum ice_pcie_bus_speed {
743 : : ice_pcie_speed_unknown = 0xff,
744 : : ice_pcie_speed_2_5GT = 0x14,
745 : : ice_pcie_speed_5_0GT = 0x15,
746 : : ice_pcie_speed_8_0GT = 0x16,
747 : : ice_pcie_speed_16_0GT = 0x17
748 : : };
749 : :
750 : : /* PCI bus widths */
751 : : enum ice_pcie_link_width {
752 : : ice_pcie_lnk_width_resrv = 0x00,
753 : : ice_pcie_lnk_x1 = 0x01,
754 : : ice_pcie_lnk_x2 = 0x02,
755 : : ice_pcie_lnk_x4 = 0x04,
756 : : ice_pcie_lnk_x8 = 0x08,
757 : : ice_pcie_lnk_x12 = 0x0C,
758 : : ice_pcie_lnk_x16 = 0x10,
759 : : ice_pcie_lnk_x32 = 0x20,
760 : : ice_pcie_lnk_width_unknown = 0xff,
761 : : };
762 : :
763 : : /* Reset types used to determine which kind of reset was requested. These
764 : : * defines match what the RESET_TYPE field of the GLGEN_RSTAT register.
765 : : * ICE_RESET_PFR does not match any RESET_TYPE field in the GLGEN_RSTAT register
766 : : * because its reset source is different than the other types listed.
767 : : */
768 : : enum ice_reset_req {
769 : : ICE_RESET_POR = 0,
770 : : ICE_RESET_INVAL = 0,
771 : : ICE_RESET_CORER = 1,
772 : : ICE_RESET_GLOBR = 2,
773 : : ICE_RESET_EMPR = 3,
774 : : ICE_RESET_PFR = 4,
775 : : };
776 : :
777 : : /* Bus parameters */
778 : : struct ice_bus_info {
779 : : enum ice_pcie_bus_speed speed;
780 : : enum ice_pcie_link_width width;
781 : : enum ice_bus_type type;
782 : : u16 domain_num;
783 : : u16 device;
784 : : u8 func;
785 : : u8 bus_num;
786 : : };
787 : :
788 : : /* Flow control (FC) parameters */
789 : : struct ice_fc_info {
790 : : enum ice_fc_mode current_mode; /* FC mode in effect */
791 : : enum ice_fc_mode req_mode; /* FC mode requested by caller */
792 : : };
793 : :
794 : : /* Option ROM version information */
795 : : struct ice_orom_info {
796 : : u8 major; /* Major version of OROM */
797 : : u8 patch; /* Patch version of OROM */
798 : : u16 build; /* Build version of OROM */
799 : : u32 srev; /* Security revision */
800 : : };
801 : :
802 : : /* NVM version information */
803 : : struct ice_nvm_info {
804 : : u32 eetrack;
805 : : u32 srev;
806 : : u8 major;
807 : : u8 minor;
808 : : };
809 : :
810 : : /* Enumeration of possible flash banks for the NVM, OROM, and Netlist modules
811 : : * of the flash image.
812 : : */
813 : : enum ice_flash_bank {
814 : : ICE_INVALID_FLASH_BANK,
815 : : ICE_1ST_FLASH_BANK,
816 : : ICE_2ND_FLASH_BANK,
817 : : };
818 : :
819 : : /* Enumeration of which flash bank is desired to read from, either the active
820 : : * bank or the inactive bank. Used to abstract 1st and 2nd bank notion from
821 : : * code which just wants to read the active or inactive flash bank.
822 : : */
823 : : enum ice_bank_select {
824 : : ICE_ACTIVE_FLASH_BANK,
825 : : ICE_INACTIVE_FLASH_BANK,
826 : : };
827 : :
828 : : /* information for accessing NVM, OROM, and Netlist flash banks */
829 : : struct ice_bank_info {
830 : : u32 nvm_ptr; /* Pointer to 1st NVM bank */
831 : : u32 nvm_size; /* Size of NVM bank */
832 : : u32 orom_ptr; /* Pointer to 1st OROM bank */
833 : : u32 orom_size; /* Size of OROM bank */
834 : : u32 netlist_ptr; /* Pointer to 1st Netlist bank */
835 : : u32 netlist_size; /* Size of Netlist bank */
836 : : enum ice_flash_bank nvm_bank; /* Active NVM bank */
837 : : enum ice_flash_bank orom_bank; /* Active OROM bank */
838 : : enum ice_flash_bank netlist_bank; /* Active Netlist bank */
839 : : };
840 : :
841 : : /* Flash Chip Information */
842 : : struct ice_flash_info {
843 : : struct ice_orom_info orom; /* Option ROM version info */
844 : : struct ice_nvm_info nvm; /* NVM version information */
845 : : struct ice_bank_info banks; /* Flash Bank information */
846 : : u16 sr_words; /* Shadow RAM size in words */
847 : : u32 flash_size; /* Size of available flash in bytes */
848 : : u8 blank_nvm_mode; /* is NVM empty (no FW present) */
849 : : };
850 : :
851 : : struct ice_link_default_override_tlv {
852 : : u8 options;
853 : : #define ICE_LINK_OVERRIDE_OPT_M 0x3F
854 : : #define ICE_LINK_OVERRIDE_STRICT_MODE BIT(0)
855 : : #define ICE_LINK_OVERRIDE_EPCT_DIS BIT(1)
856 : : #define ICE_LINK_OVERRIDE_PORT_DIS BIT(2)
857 : : #define ICE_LINK_OVERRIDE_EN BIT(3)
858 : : #define ICE_LINK_OVERRIDE_AUTO_LINK_DIS BIT(4)
859 : : #define ICE_LINK_OVERRIDE_EEE_EN BIT(5)
860 : : u8 phy_config;
861 : : #define ICE_LINK_OVERRIDE_PHY_CFG_S 8
862 : : #define ICE_LINK_OVERRIDE_PHY_CFG_M (0xC3 << ICE_LINK_OVERRIDE_PHY_CFG_S)
863 : : #define ICE_LINK_OVERRIDE_PAUSE_M 0x3
864 : : #define ICE_LINK_OVERRIDE_LESM_EN BIT(6)
865 : : #define ICE_LINK_OVERRIDE_AUTO_FEC_EN BIT(7)
866 : : u8 fec_options;
867 : : #define ICE_LINK_OVERRIDE_FEC_OPT_M 0xFF
868 : : u8 rsvd1;
869 : : u64 phy_type_low;
870 : : u64 phy_type_high;
871 : : };
872 : :
873 : : #define ICE_NVM_VER_LEN 32
874 : :
875 : : /* Max number of port to queue branches w.r.t topology */
876 : : #define ICE_TXSCHED_MAX_BRANCHES ICE_MAX_TRAFFIC_CLASS
877 : :
878 : : #define ice_for_each_traffic_class(_i) \
879 : : for ((_i) = 0; (_i) < ICE_MAX_TRAFFIC_CLASS; (_i)++)
880 : :
881 : : /* ICE_DFLT_AGG_ID means that all new VM(s)/VSI node connects
882 : : * to driver defined policy for default aggregator
883 : : */
884 : : #define ICE_INVAL_TEID 0xFFFFFFFF
885 : : #define ICE_DFLT_AGG_ID 0
886 : :
887 : : struct ice_sched_node {
888 : : struct ice_sched_node *parent;
889 : : struct ice_sched_node *sibling; /* next sibling in the same layer */
890 : : struct ice_sched_node **children;
891 : : struct ice_aqc_txsched_elem_data info;
892 : : u32 agg_id; /* aggregator group ID */
893 : : u16 vsi_handle;
894 : : u8 in_use; /* suspended or in use */
895 : : u8 tx_sched_layer; /* Logical Layer (1-9) */
896 : : u8 num_children;
897 : : u8 tc_num;
898 : : u8 owner;
899 : : #define ICE_SCHED_NODE_OWNER_LAN 0
900 : : #define ICE_SCHED_NODE_OWNER_AE 1
901 : : #define ICE_SCHED_NODE_OWNER_RDMA 2
902 : : };
903 : :
904 : : /* Access Macros for Tx Sched Elements data */
905 : : #define ICE_TXSCHED_GET_NODE_TEID(x) LE32_TO_CPU((x)->info.node_teid)
906 : : #define ICE_TXSCHED_GET_PARENT_TEID(x) LE32_TO_CPU((x)->info.parent_teid)
907 : : #define ICE_TXSCHED_GET_CIR_RL_ID(x) \
908 : : LE16_TO_CPU((x)->info.cir_bw.bw_profile_idx)
909 : : #define ICE_TXSCHED_GET_EIR_RL_ID(x) \
910 : : LE16_TO_CPU((x)->info.eir_bw.bw_profile_idx)
911 : : #define ICE_TXSCHED_GET_SRL_ID(x) LE16_TO_CPU((x)->info.srl_id)
912 : : #define ICE_TXSCHED_GET_CIR_BWALLOC(x) \
913 : : LE16_TO_CPU((x)->info.cir_bw.bw_alloc)
914 : : #define ICE_TXSCHED_GET_EIR_BWALLOC(x) \
915 : : LE16_TO_CPU((x)->info.eir_bw.bw_alloc)
916 : :
917 : : struct ice_sched_rl_profile {
918 : : u32 rate; /* In Kbps */
919 : : struct ice_aqc_rl_profile_elem info;
920 : : };
921 : :
922 : : /* The aggregator type determines if identifier is for a VSI group,
923 : : * aggregator group, aggregator of queues, or queue group.
924 : : */
925 : : enum ice_agg_type {
926 : : ICE_AGG_TYPE_UNKNOWN = 0,
927 : : ICE_AGG_TYPE_TC,
928 : : ICE_AGG_TYPE_AGG, /* aggregator */
929 : : ICE_AGG_TYPE_VSI,
930 : : ICE_AGG_TYPE_QG,
931 : : ICE_AGG_TYPE_Q
932 : : };
933 : :
934 : : /* Rate limit types */
935 : : enum ice_rl_type {
936 : : ICE_UNKNOWN_BW = 0,
937 : : ICE_MIN_BW, /* for CIR profile */
938 : : ICE_MAX_BW, /* for EIR profile */
939 : : ICE_SHARED_BW /* for shared profile */
940 : : };
941 : :
942 : : #define ICE_SCHED_MIN_BW 500 /* in Kbps */
943 : : #define ICE_SCHED_MAX_BW 100000000 /* in Kbps */
944 : : #define ICE_SCHED_DFLT_BW 0xFFFFFFFF /* unlimited */
945 : : #define ICE_SCHED_NO_PRIORITY 0
946 : : #define ICE_SCHED_NO_BW_WT 0
947 : : #define ICE_SCHED_DFLT_RL_PROF_ID 0
948 : : #define ICE_SCHED_NO_SHARED_RL_PROF_ID 0xFFFF
949 : : #define ICE_SCHED_DFLT_BW_WT 4
950 : : #define ICE_SCHED_INVAL_PROF_ID 0xFFFF
951 : : #define ICE_SCHED_DFLT_BURST_SIZE (15 * 1024) /* in bytes (15k) */
952 : :
953 : : /* Access Macros for Tx Sched RL Profile data */
954 : : #define ICE_TXSCHED_GET_RL_PROF_ID(p) LE16_TO_CPU((p)->info.profile_id)
955 : : #define ICE_TXSCHED_GET_RL_MBS(p) LE16_TO_CPU((p)->info.max_burst_size)
956 : : #define ICE_TXSCHED_GET_RL_MULTIPLIER(p) LE16_TO_CPU((p)->info.rl_multiply)
957 : : #define ICE_TXSCHED_GET_RL_WAKEUP_MV(p) LE16_TO_CPU((p)->info.wake_up_calc)
958 : : #define ICE_TXSCHED_GET_RL_ENCODE(p) LE16_TO_CPU((p)->info.rl_encode)
959 : :
960 : : /* The following tree example shows the naming conventions followed under
961 : : * ice_port_info struct for default scheduler tree topology.
962 : : *
963 : : * A tree on a port
964 : : * * ---> root node
965 : : * (TC0)/ / / / \ \ \ \(TC7) ---> num_branches (range:1- 8)
966 : : * * * * * * * * * |
967 : : * / |
968 : : * * |
969 : : * / |-> num_elements (range:1 - 9)
970 : : * * | implies num_of_layers
971 : : * / |
972 : : * (a)* |
973 : : *
974 : : * (a) is the last_node_teid(not of type Leaf). A leaf node is created under
975 : : * (a) as child node where queues get added, add Tx/Rx queue admin commands;
976 : : * need TEID of (a) to add queues.
977 : : *
978 : : * This tree
979 : : * -> has 8 branches (one for each TC)
980 : : * -> First branch (TC0) has 4 elements
981 : : * -> has 4 layers
982 : : * -> (a) is the topmost layer node created by firmware on branch 0
983 : : *
984 : : * Note: Above asterisk tree covers only basic terminology and scenario.
985 : : * Refer to the documentation for more info.
986 : : */
987 : :
988 : : /* Data structure for saving BW information */
989 : : enum ice_bw_type {
990 : : ICE_BW_TYPE_PRIO,
991 : : ICE_BW_TYPE_CIR,
992 : : ICE_BW_TYPE_CIR_WT,
993 : : ICE_BW_TYPE_EIR,
994 : : ICE_BW_TYPE_EIR_WT,
995 : : ICE_BW_TYPE_SHARED,
996 : : ICE_BW_TYPE_CNT /* This must be last */
997 : : };
998 : :
999 : : struct ice_bw {
1000 : : u32 bw;
1001 : : u16 bw_alloc;
1002 : : };
1003 : :
1004 : : struct ice_bw_type_info {
1005 : : ice_declare_bitmap(bw_t_bitmap, ICE_BW_TYPE_CNT);
1006 : : u8 generic;
1007 : : struct ice_bw cir_bw;
1008 : : struct ice_bw eir_bw;
1009 : : u32 shared_bw;
1010 : : };
1011 : :
1012 : : /* VSI queue context structure for given TC */
1013 : : struct ice_q_ctx {
1014 : : u16 q_handle;
1015 : : u32 q_teid;
1016 : : /* bw_t_info saves queue BW information */
1017 : : struct ice_bw_type_info bw_t_info;
1018 : : };
1019 : :
1020 : : /* VSI type list entry to locate corresponding VSI/aggregator nodes */
1021 : : struct ice_sched_vsi_info {
1022 : : struct ice_sched_node *vsi_node[ICE_MAX_TRAFFIC_CLASS];
1023 : : struct ice_sched_node *ag_node[ICE_MAX_TRAFFIC_CLASS];
1024 : : u16 max_lanq[ICE_MAX_TRAFFIC_CLASS];
1025 : : /* bw_t_info saves VSI BW information */
1026 : : struct ice_bw_type_info bw_t_info[ICE_MAX_TRAFFIC_CLASS];
1027 : : };
1028 : :
1029 : : /* CEE or IEEE 802.1Qaz ETS Configuration data */
1030 : : struct ice_dcb_ets_cfg {
1031 : : u8 willing;
1032 : : u8 cbs;
1033 : : u8 maxtcs;
1034 : : u8 prio_table[ICE_MAX_TRAFFIC_CLASS];
1035 : : u8 tcbwtable[ICE_MAX_TRAFFIC_CLASS];
1036 : : u8 tsatable[ICE_MAX_TRAFFIC_CLASS];
1037 : : };
1038 : :
1039 : : /* CEE or IEEE 802.1Qaz PFC Configuration data */
1040 : : struct ice_dcb_pfc_cfg {
1041 : : u8 willing;
1042 : : u8 mbc;
1043 : : u8 pfccap;
1044 : : u8 pfcena;
1045 : : };
1046 : :
1047 : : /* CEE or IEEE 802.1Qaz Application Priority data */
1048 : : struct ice_dcb_app_priority_table {
1049 : : u16 prot_id;
1050 : : u8 priority;
1051 : : u8 selector;
1052 : : };
1053 : :
1054 : : #define ICE_MAX_USER_PRIORITY 8
1055 : : #define ICE_DCBX_MAX_APPS 64
1056 : : #define ICE_DSCP_NUM_VAL 64
1057 : : #define ICE_LLDPDU_SIZE 1500
1058 : : #define ICE_TLV_STATUS_OPER 0x1
1059 : : #define ICE_TLV_STATUS_SYNC 0x2
1060 : : #define ICE_TLV_STATUS_ERR 0x4
1061 : : #define ICE_APP_PROT_ID_FCOE 0x8906
1062 : : #define ICE_APP_PROT_ID_ISCSI 0x0cbc
1063 : : #define ICE_APP_PROT_ID_ISCSI_860 0x035c
1064 : : #define ICE_APP_PROT_ID_FIP 0x8914
1065 : : #define ICE_APP_SEL_ETHTYPE 0x1
1066 : : #define ICE_APP_SEL_TCPIP 0x2
1067 : : #define ICE_CEE_APP_SEL_ETHTYPE 0x0
1068 : : #define ICE_CEE_APP_SEL_TCPIP 0x1
1069 : :
1070 : : struct ice_dcbx_cfg {
1071 : : u32 numapps;
1072 : : u32 tlv_status; /* CEE mode TLV status */
1073 : : struct ice_dcb_ets_cfg etscfg;
1074 : : struct ice_dcb_ets_cfg etsrec;
1075 : : struct ice_dcb_pfc_cfg pfc;
1076 : : #define ICE_QOS_MODE_VLAN 0x0
1077 : : #define ICE_QOS_MODE_DSCP 0x1
1078 : : u8 pfc_mode;
1079 : : struct ice_dcb_app_priority_table app[ICE_DCBX_MAX_APPS];
1080 : : /* when DSCP mapping defined by user set its bit to 1 */
1081 : : ice_declare_bitmap(dscp_mapped, ICE_DSCP_NUM_VAL);
1082 : : /* array holding DSCP -> UP/TC values for DSCP L3 QoS mode */
1083 : : u8 dscp_map[ICE_DSCP_NUM_VAL];
1084 : : u8 dcbx_mode;
1085 : : #define ICE_DCBX_MODE_CEE 0x1
1086 : : #define ICE_DCBX_MODE_IEEE 0x2
1087 : : u8 app_mode;
1088 : : #define ICE_DCBX_APPS_NON_WILLING 0x1
1089 : : };
1090 : :
1091 : : struct ice_qos_cfg {
1092 : : struct ice_dcbx_cfg local_dcbx_cfg; /* Oper/Local Cfg */
1093 : : struct ice_dcbx_cfg desired_dcbx_cfg; /* CEE Desired Cfg */
1094 : : struct ice_dcbx_cfg remote_dcbx_cfg; /* Peer Cfg */
1095 : : u8 dcbx_status : 3; /* see ICE_DCBX_STATUS_DIS */
1096 : : u8 is_sw_lldp : 1;
1097 : : };
1098 : :
1099 : : struct ice_port_info {
1100 : : struct ice_sched_node *root; /* Root Node per Port */
1101 : : struct ice_hw *hw; /* back pointer to HW instance */
1102 : : u32 last_node_teid; /* scheduler last node info */
1103 : : u16 sw_id; /* Initial switch ID belongs to port */
1104 : : u16 pf_vf_num;
1105 : : u8 port_state;
1106 : : #define ICE_SCHED_PORT_STATE_INIT 0x0
1107 : : #define ICE_SCHED_PORT_STATE_READY 0x1
1108 : : u8 lport;
1109 : : #define ICE_LPORT_MASK 0xff
1110 : : struct ice_fc_info fc;
1111 : : struct ice_mac_info mac;
1112 : : struct ice_phy_info phy;
1113 : : struct ice_lock sched_lock; /* protect access to TXSched tree */
1114 : : struct ice_sched_node *
1115 : : sib_head[ICE_MAX_TRAFFIC_CLASS][ICE_AQC_TOPO_MAX_LEVEL_NUM];
1116 : : struct ice_bw_type_info root_node_bw_t_info;
1117 : : struct ice_bw_type_info tc_node_bw_t_info[ICE_MAX_TRAFFIC_CLASS];
1118 : : struct ice_qos_cfg qos_cfg;
1119 : : u8 is_vf:1;
1120 : : };
1121 : :
1122 : : struct ice_switch_info {
1123 : : struct LIST_HEAD_TYPE vsi_list_map_head;
1124 : : struct ice_sw_recipe *recp_list;
1125 : : u16 prof_res_bm_init;
1126 : : u16 max_used_prof_index;
1127 : :
1128 : : ice_declare_bitmap(prof_res_bm[ICE_MAX_NUM_PROFILES], ICE_MAX_FV_WORDS);
1129 : : };
1130 : :
1131 : : /* PHY configuration */
1132 : : enum ice_phy_cfg {
1133 : : ICE_PHY_E810 = 1,
1134 : : ICE_PHY_E822,
1135 : : ICE_PHY_ETH56G,
1136 : : };
1137 : :
1138 : : /* Port hardware description */
1139 : : struct ice_hw {
1140 : : u8 *hw_addr;
1141 : : void *back;
1142 : : struct ice_aqc_layer_props *layer_info;
1143 : : struct ice_port_info *port_info;
1144 : : /* 2D Array for each Tx Sched RL Profile type */
1145 : : struct ice_sched_rl_profile **cir_profiles;
1146 : : struct ice_sched_rl_profile **eir_profiles;
1147 : : struct ice_sched_rl_profile **srl_profiles;
1148 : : /* PSM clock frequency for calculating RL profile params */
1149 : : u32 psm_clk_freq;
1150 : : u64 debug_mask; /* BITMAP for debug mask */
1151 : : enum ice_mac_type mac_type;
1152 : :
1153 : : u16 fd_ctr_base; /* FD counter base index */
1154 : : /* pci info */
1155 : : u16 device_id;
1156 : : u16 vendor_id;
1157 : : u16 subsystem_device_id;
1158 : : u16 subsystem_vendor_id;
1159 : : u8 revision_id;
1160 : :
1161 : : u8 pf_id; /* device profile info */
1162 : : enum ice_phy_cfg phy_cfg;
1163 : : u8 logical_pf_id;
1164 : :
1165 : : u16 max_burst_size; /* driver sets this value */
1166 : :
1167 : : /* Tx Scheduler values */
1168 : : u8 num_tx_sched_layers;
1169 : : u8 num_tx_sched_phys_layers;
1170 : : u8 flattened_layers;
1171 : : u8 max_cgds;
1172 : : u8 sw_entry_point_layer;
1173 : : u16 max_children[ICE_AQC_TOPO_MAX_LEVEL_NUM];
1174 : : struct LIST_HEAD_TYPE agg_list; /* lists all aggregator */
1175 : : /* List contain profile ID(s) and other params per layer */
1176 : : struct LIST_HEAD_TYPE rl_prof_list[ICE_AQC_TOPO_MAX_LEVEL_NUM];
1177 : : struct ice_vsi_ctx *vsi_ctx[ICE_MAX_VSI];
1178 : : u8 evb_veb; /* true for VEB, false for VEPA */
1179 : : u8 reset_ongoing; /* true if HW is in reset, false otherwise */
1180 : : struct ice_bus_info bus;
1181 : : struct ice_flash_info flash;
1182 : : struct ice_hw_dev_caps dev_caps; /* device capabilities */
1183 : : struct ice_hw_func_caps func_caps; /* function capabilities */
1184 : :
1185 : : struct ice_switch_info *switch_info; /* switch filter lists */
1186 : :
1187 : : /* Control Queue info */
1188 : : struct ice_ctl_q_info adminq;
1189 : : struct ice_ctl_q_info sbq;
1190 : : struct ice_ctl_q_info mailboxq;
1191 : : /* Additional function to send AdminQ command */
1192 : : int (*aq_send_cmd_fn)(void *param, struct ice_aq_desc *desc,
1193 : : void *buf, u16 buf_size);
1194 : : void *aq_send_cmd_param;
1195 : : u8 dcf_enabled; /* Device Config Function */
1196 : :
1197 : : u8 api_branch; /* API branch version */
1198 : : u8 api_maj_ver; /* API major version */
1199 : : u8 api_min_ver; /* API minor version */
1200 : : u8 api_patch; /* API patch version */
1201 : : u8 fw_branch; /* firmware branch version */
1202 : : u8 fw_maj_ver; /* firmware major version */
1203 : : u8 fw_min_ver; /* firmware minor version */
1204 : : u8 fw_patch; /* firmware patch version */
1205 : : u32 fw_build; /* firmware build number */
1206 : :
1207 : : /* Device max aggregate bandwidths corresponding to the GL_PWR_MODE_CTL
1208 : : * register. Used for determining the ITR/INTRL granularity during
1209 : : * initialization.
1210 : : */
1211 : : #define ICE_MAX_AGG_BW_200G 0x0
1212 : : #define ICE_MAX_AGG_BW_100G 0X1
1213 : : #define ICE_MAX_AGG_BW_50G 0x2
1214 : : #define ICE_MAX_AGG_BW_25G 0x3
1215 : : /* ITR granularity for different speeds */
1216 : : #define ICE_ITR_GRAN_ABOVE_25 2
1217 : : #define ICE_ITR_GRAN_MAX_25 4
1218 : : /* ITR granularity in 1 us */
1219 : : u8 itr_gran;
1220 : : /* INTRL granularity for different speeds */
1221 : : #define ICE_INTRL_GRAN_ABOVE_25 4
1222 : : #define ICE_INTRL_GRAN_MAX_25 8
1223 : : /* INTRL granularity in 1 us */
1224 : : u8 intrl_gran;
1225 : :
1226 : : /* true if VSIs can share unicast MAC addr */
1227 : : u8 umac_shared;
1228 : :
1229 : : #define ICE_PHY_PER_NAC_E822 1
1230 : : #define ICE_MAX_QUAD 2
1231 : : #define ICE_QUADS_PER_PHY_E822 2
1232 : : #define ICE_PORTS_PER_PHY_E822 8
1233 : : #define ICE_PORTS_PER_QUAD 4
1234 : : #define ICE_PORTS_PER_PHY_E810 4
1235 : : #define ICE_NUM_EXTERNAL_PORTS (ICE_MAX_QUAD * ICE_PORTS_PER_QUAD)
1236 : :
1237 : : /* bitmap of enabled logical ports */
1238 : : u32 ena_lports;
1239 : :
1240 : : /* Active package version (currently active) */
1241 : : struct ice_pkg_ver active_pkg_ver;
1242 : : u32 pkg_seg_id;
1243 : : u32 pkg_sign_type;
1244 : : u32 active_track_id;
1245 : : u8 pkg_has_signing_seg:1;
1246 : : u8 active_pkg_name[ICE_PKG_NAME_SIZE];
1247 : : u8 active_pkg_in_nvm;
1248 : :
1249 : : enum ice_aq_err pkg_dwnld_status;
1250 : :
1251 : : /* Driver's package ver - (from the Ice Metadata section) */
1252 : : struct ice_pkg_ver pkg_ver;
1253 : : u8 pkg_name[ICE_PKG_NAME_SIZE];
1254 : :
1255 : : /* Driver's Ice segment format version and id (from the Ice seg) */
1256 : : struct ice_pkg_ver ice_seg_fmt_ver;
1257 : : u8 ice_seg_id[ICE_SEG_ID_SIZE];
1258 : :
1259 : : /* Pointer to the ice segment */
1260 : : struct ice_seg *seg;
1261 : :
1262 : : /* Pointer to allocated copy of pkg memory */
1263 : : u8 *pkg_copy;
1264 : : u32 pkg_size;
1265 : :
1266 : : /* tunneling info */
1267 : : struct ice_lock tnl_lock;
1268 : : struct ice_tunnel_table tnl;
1269 : : /* dvm boost update information */
1270 : : struct ice_dvm_table dvm_upd;
1271 : :
1272 : : struct ice_acl_tbl *acl_tbl;
1273 : : struct ice_fd_hw_prof **acl_prof;
1274 : : u16 acl_fltr_cnt[ICE_FLTR_PTYPE_MAX];
1275 : : /* HW block tables */
1276 : : struct ice_blk_info blk[ICE_BLK_COUNT];
1277 : : struct ice_lock fl_profs_locks[ICE_BLK_COUNT]; /* lock fltr profiles */
1278 : : struct LIST_HEAD_TYPE fl_profs[ICE_BLK_COUNT];
1279 : : /* Flow Director filter info */
1280 : : int fdir_active_fltr;
1281 : :
1282 : : struct ice_lock fdir_fltr_lock; /* protect Flow Director */
1283 : : struct LIST_HEAD_TYPE fdir_list_head;
1284 : :
1285 : : /* Book-keeping of side-band filter count per flow-type.
1286 : : * This is used to detect and handle input set changes for
1287 : : * respective flow-type.
1288 : : */
1289 : : u16 fdir_fltr_cnt[ICE_FLTR_PTYPE_MAX];
1290 : :
1291 : : struct ice_fd_hw_prof **fdir_prof;
1292 : : ice_declare_bitmap(fdir_perfect_fltr, ICE_FLTR_PTYPE_MAX);
1293 : : struct ice_lock rss_locks; /* protect RSS configuration */
1294 : : struct LIST_HEAD_TYPE rss_list_head;
1295 : : ice_declare_bitmap(hw_ptype, ICE_FLOW_PTYPE_MAX);
1296 : : u8 dvm_ena;
1297 : : u16 io_expander_handle;
1298 : : };
1299 : :
1300 : : /* Statistics collected by each port, VSI, VEB, and S-channel */
1301 : : struct ice_eth_stats {
1302 : : u64 rx_bytes; /* gorc */
1303 : : u64 rx_unicast; /* uprc */
1304 : : u64 rx_multicast; /* mprc */
1305 : : u64 rx_broadcast; /* bprc */
1306 : : u64 rx_discards; /* rdpc */
1307 : : u64 rx_unknown_protocol; /* rupp */
1308 : : u64 tx_bytes; /* gotc */
1309 : : u64 tx_unicast; /* uptc */
1310 : : u64 tx_multicast; /* mptc */
1311 : : u64 tx_broadcast; /* bptc */
1312 : : u64 tx_discards; /* tdpc */
1313 : : u64 tx_errors; /* tepc */
1314 : : u64 rx_no_desc; /* repc */
1315 : : u64 rx_errors; /* repc */
1316 : : };
1317 : :
1318 : : #define ICE_MAX_UP 8
1319 : :
1320 : : /* Statistics collected per VEB per User Priority (UP) for up to 8 UPs */
1321 : : struct ice_veb_up_stats {
1322 : : u64 up_rx_pkts[ICE_MAX_UP];
1323 : : u64 up_rx_bytes[ICE_MAX_UP];
1324 : : u64 up_tx_pkts[ICE_MAX_UP];
1325 : : u64 up_tx_bytes[ICE_MAX_UP];
1326 : : };
1327 : :
1328 : : /* Statistics collected by the MAC */
1329 : : struct ice_hw_port_stats {
1330 : : /* eth stats collected by the port */
1331 : : struct ice_eth_stats eth;
1332 : : /* additional port specific stats */
1333 : : u64 tx_dropped_link_down; /* tdold */
1334 : : u64 crc_errors; /* crcerrs */
1335 : : u64 illegal_bytes; /* illerrc */
1336 : : u64 error_bytes; /* errbc */
1337 : : u64 mac_local_faults; /* mlfc */
1338 : : u64 mac_remote_faults; /* mrfc */
1339 : : u64 rx_len_errors; /* rlec */
1340 : : u64 link_xon_rx; /* lxonrxc */
1341 : : u64 link_xoff_rx; /* lxoffrxc */
1342 : : u64 link_xon_tx; /* lxontxc */
1343 : : u64 link_xoff_tx; /* lxofftxc */
1344 : : u64 priority_xon_rx[8]; /* pxonrxc[8] */
1345 : : u64 priority_xoff_rx[8]; /* pxoffrxc[8] */
1346 : : u64 priority_xon_tx[8]; /* pxontxc[8] */
1347 : : u64 priority_xoff_tx[8]; /* pxofftxc[8] */
1348 : : u64 priority_xon_2_xoff[8]; /* pxon2offc[8] */
1349 : : u64 rx_size_64; /* prc64 */
1350 : : u64 rx_size_127; /* prc127 */
1351 : : u64 rx_size_255; /* prc255 */
1352 : : u64 rx_size_511; /* prc511 */
1353 : : u64 rx_size_1023; /* prc1023 */
1354 : : u64 rx_size_1522; /* prc1522 */
1355 : : u64 rx_size_big; /* prc9522 */
1356 : : u64 rx_undersize; /* ruc */
1357 : : u64 rx_fragments; /* rfc */
1358 : : u64 rx_oversize; /* roc */
1359 : : u64 rx_jabber; /* rjc */
1360 : : u64 tx_size_64; /* ptc64 */
1361 : : u64 tx_size_127; /* ptc127 */
1362 : : u64 tx_size_255; /* ptc255 */
1363 : : u64 tx_size_511; /* ptc511 */
1364 : : u64 tx_size_1023; /* ptc1023 */
1365 : : u64 tx_size_1522; /* ptc1522 */
1366 : : u64 tx_size_big; /* ptc9522 */
1367 : : u64 mac_short_pkt_dropped; /* mspdc */
1368 : : /* flow director stats */
1369 : : u32 fd_sb_status;
1370 : : u64 fd_sb_match;
1371 : : };
1372 : :
1373 : : enum ice_sw_fwd_act_type {
1374 : : ICE_FWD_TO_VSI = 0,
1375 : : ICE_FWD_TO_VSI_LIST, /* Do not use this when adding filter */
1376 : : ICE_FWD_TO_Q,
1377 : : ICE_FWD_TO_QGRP,
1378 : : ICE_SET_MARK,
1379 : : ICE_DROP_PACKET,
1380 : : ICE_INVAL_ACT
1381 : : };
1382 : :
1383 : : struct ice_aq_get_set_rss_lut_params {
1384 : : u16 vsi_handle; /* software VSI handle */
1385 : : u16 lut_size; /* size of the LUT buffer */
1386 : : u8 lut_type; /* type of the LUT (i.e. VSI, PF, Global) */
1387 : : u8 *lut; /* input RSS LUT for set and output RSS LUT for get */
1388 : : u8 global_lut_id; /* only valid when lut_type is global */
1389 : : };
1390 : :
1391 : : /* Checksum and Shadow RAM pointers */
1392 : : #define ICE_SR_NVM_CTRL_WORD 0x00
1393 : : #define ICE_SR_PHY_ANALOG_PTR 0x04
1394 : : #define ICE_SR_OPTION_ROM_PTR 0x05
1395 : : #define ICE_SR_RO_PCIR_REGS_AUTO_LOAD_PTR 0x06
1396 : : #define ICE_SR_AUTO_GENERATED_POINTERS_PTR 0x07
1397 : : #define ICE_SR_PCIR_REGS_AUTO_LOAD_PTR 0x08
1398 : : #define ICE_SR_EMP_GLOBAL_MODULE_PTR 0x09
1399 : : #define ICE_SR_EMP_IMAGE_PTR 0x0B
1400 : : #define ICE_SR_PE_IMAGE_PTR 0x0C
1401 : : #define ICE_SR_CSR_PROTECTED_LIST_PTR 0x0D
1402 : : #define ICE_SR_MNG_CFG_PTR 0x0E
1403 : : #define ICE_SR_EMP_MODULE_PTR 0x0F
1404 : : #define ICE_SR_PBA_BLOCK_PTR 0x16
1405 : : #define ICE_SR_BOOT_CFG_PTR 0x132
1406 : : #define ICE_SR_NVM_WOL_CFG 0x19
1407 : : #define ICE_NVM_OROM_VER_OFF 0x02
1408 : : #define ICE_SR_NVM_DEV_STARTER_VER 0x18
1409 : : #define ICE_SR_ALTERNATE_SAN_MAC_ADDR_PTR 0x27
1410 : : #define ICE_SR_PERMANENT_SAN_MAC_ADDR_PTR 0x28
1411 : : #define ICE_SR_NVM_MAP_VER 0x29
1412 : : #define ICE_SR_NVM_IMAGE_VER 0x2A
1413 : : #define ICE_SR_NVM_STRUCTURE_VER 0x2B
1414 : : #define ICE_SR_NVM_EETRACK_LO 0x2D
1415 : : #define ICE_SR_NVM_EETRACK_HI 0x2E
1416 : : #define ICE_NVM_VER_LO_SHIFT 0
1417 : : #define ICE_NVM_VER_LO_MASK (0xff << ICE_NVM_VER_LO_SHIFT)
1418 : : #define ICE_NVM_VER_HI_SHIFT 12
1419 : : #define ICE_NVM_VER_HI_MASK (0xf << ICE_NVM_VER_HI_SHIFT)
1420 : : #define ICE_OEM_EETRACK_ID 0xffffffff
1421 : : #define ICE_OROM_VER_PATCH_SHIFT 0
1422 : : #define ICE_OROM_VER_PATCH_MASK (0xff << ICE_OROM_VER_PATCH_SHIFT)
1423 : : #define ICE_OROM_VER_BUILD_SHIFT 8
1424 : : #define ICE_OROM_VER_BUILD_MASK (0xffff << ICE_OROM_VER_BUILD_SHIFT)
1425 : : #define ICE_OROM_VER_SHIFT 24
1426 : : #define ICE_OROM_VER_MASK (0xff << ICE_OROM_VER_SHIFT)
1427 : : #define ICE_SR_VPD_PTR 0x2F
1428 : : #define ICE_SR_PXE_SETUP_PTR 0x30
1429 : : #define ICE_SR_PXE_CFG_CUST_OPTIONS_PTR 0x31
1430 : : #define ICE_SR_NVM_ORIGINAL_EETRACK_LO 0x34
1431 : : #define ICE_SR_NVM_ORIGINAL_EETRACK_HI 0x35
1432 : : #define ICE_SR_VLAN_CFG_PTR 0x37
1433 : : #define ICE_SR_POR_REGS_AUTO_LOAD_PTR 0x38
1434 : : #define ICE_SR_EMPR_REGS_AUTO_LOAD_PTR 0x3A
1435 : : #define ICE_SR_GLOBR_REGS_AUTO_LOAD_PTR 0x3B
1436 : : #define ICE_SR_CORER_REGS_AUTO_LOAD_PTR 0x3C
1437 : : #define ICE_SR_PHY_CFG_SCRIPT_PTR 0x3D
1438 : : #define ICE_SR_PCIE_ALT_AUTO_LOAD_PTR 0x3E
1439 : : #define ICE_SR_SW_CHECKSUM_WORD 0x3F
1440 : : #define ICE_SR_PFA_PTR 0x40
1441 : : #define ICE_SR_1ST_SCRATCH_PAD_PTR 0x41
1442 : : #define ICE_SR_1ST_NVM_BANK_PTR 0x42
1443 : : #define ICE_SR_NVM_BANK_SIZE 0x43
1444 : : #define ICE_SR_1ST_OROM_BANK_PTR 0x44
1445 : : #define ICE_SR_OROM_BANK_SIZE 0x45
1446 : : #define ICE_SR_NETLIST_BANK_PTR 0x46
1447 : : #define ICE_SR_NETLIST_BANK_SIZE 0x47
1448 : : #define ICE_SR_EMP_SR_SETTINGS_PTR 0x48
1449 : : #define ICE_SR_CONFIGURATION_METADATA_PTR 0x4D
1450 : : #define ICE_SR_IMMEDIATE_VALUES_PTR 0x4E
1451 : : #define ICE_SR_LINK_DEFAULT_OVERRIDE_PTR 0x134
1452 : : #define ICE_SR_POR_REGISTERS_AUTOLOAD_PTR 0x118
1453 : :
1454 : : /* CSS Header words */
1455 : : #define ICE_NVM_CSS_HDR_LEN_L 0x02
1456 : : #define ICE_NVM_CSS_HDR_LEN_H 0x03
1457 : : #define ICE_NVM_CSS_SREV_L 0x14
1458 : : #define ICE_NVM_CSS_SREV_H 0x15
1459 : :
1460 : : /* Length of Authentication header section in words */
1461 : : #define ICE_NVM_AUTH_HEADER_LEN 0x08
1462 : :
1463 : : /* The Link Topology Netlist section is stored as a series of words. It is
1464 : : * stored in the NVM as a TLV, with the first two words containing the type
1465 : : * and length.
1466 : : */
1467 : : #define ICE_NETLIST_LINK_TOPO_MOD_ID 0x011B
1468 : : #define ICE_NETLIST_TYPE_OFFSET 0x0000
1469 : : #define ICE_NETLIST_LEN_OFFSET 0x0001
1470 : :
1471 : : /* The Link Topology section follows the TLV header. When reading the netlist
1472 : : * using ice_read_netlist_module, we need to account for the 2-word TLV
1473 : : * header.
1474 : : */
1475 : : #define ICE_NETLIST_LINK_TOPO_OFFSET(n) ((n) + 2)
1476 : :
1477 : : #define ICE_LINK_TOPO_MODULE_LEN ICE_NETLIST_LINK_TOPO_OFFSET(0x0000)
1478 : : #define ICE_LINK_TOPO_NODE_COUNT ICE_NETLIST_LINK_TOPO_OFFSET(0x0001)
1479 : :
1480 : : #define ICE_LINK_TOPO_NODE_COUNT_M MAKEMASK(0x3FF, 0)
1481 : :
1482 : : /* The Netlist ID Block is located after all of the Link Topology nodes. */
1483 : : #define ICE_NETLIST_ID_BLK_SIZE 0x30
1484 : : #define ICE_NETLIST_ID_BLK_OFFSET(n) ICE_NETLIST_LINK_TOPO_OFFSET(0x0004 + 2 * (n))
1485 : :
1486 : : /* netlist ID block field offsets (word offsets) */
1487 : : #define ICE_NETLIST_ID_BLK_MAJOR_VER_LOW 0x02
1488 : : #define ICE_NETLIST_ID_BLK_MAJOR_VER_HIGH 0x03
1489 : : #define ICE_NETLIST_ID_BLK_MINOR_VER_LOW 0x04
1490 : : #define ICE_NETLIST_ID_BLK_MINOR_VER_HIGH 0x05
1491 : : #define ICE_NETLIST_ID_BLK_TYPE_LOW 0x06
1492 : : #define ICE_NETLIST_ID_BLK_TYPE_HIGH 0x07
1493 : : #define ICE_NETLIST_ID_BLK_REV_LOW 0x08
1494 : : #define ICE_NETLIST_ID_BLK_REV_HIGH 0x09
1495 : : #define ICE_NETLIST_ID_BLK_SHA_HASH_WORD(n) (0x0A + (n))
1496 : : #define ICE_NETLIST_ID_BLK_CUST_VER 0x2F
1497 : :
1498 : : /* Auxiliary field, mask and shift definition for Shadow RAM and NVM Flash */
1499 : : #define ICE_SR_VPD_SIZE_WORDS 512
1500 : : #define ICE_SR_PCIE_ALT_SIZE_WORDS 512
1501 : : #define ICE_SR_CTRL_WORD_1_S 0x06
1502 : : #define ICE_SR_CTRL_WORD_1_M (0x03 << ICE_SR_CTRL_WORD_1_S)
1503 : : #define ICE_SR_CTRL_WORD_VALID 0x1
1504 : : #define ICE_SR_CTRL_WORD_OROM_BANK BIT(3)
1505 : : #define ICE_SR_CTRL_WORD_NETLIST_BANK BIT(4)
1506 : : #define ICE_SR_CTRL_WORD_NVM_BANK BIT(5)
1507 : :
1508 : : #define ICE_SR_NVM_PTR_4KB_UNITS BIT(15)
1509 : :
1510 : : /* Shadow RAM related */
1511 : : #define ICE_SR_SECTOR_SIZE_IN_WORDS 0x800
1512 : : #define ICE_SR_BUF_ALIGNMENT 4096
1513 : : #define ICE_SR_WORDS_IN_1KB 512
1514 : : /* Checksum should be calculated such that after adding all the words,
1515 : : * including the checksum word itself, the sum should be 0xBABA.
1516 : : */
1517 : : #define ICE_SR_SW_CHECKSUM_BASE 0xBABA
1518 : :
1519 : : /* Link override related */
1520 : : #define ICE_SR_PFA_LINK_OVERRIDE_WORDS 10
1521 : : #define ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS 4
1522 : : #define ICE_SR_PFA_LINK_OVERRIDE_OFFSET 2
1523 : : #define ICE_SR_PFA_LINK_OVERRIDE_FEC_OFFSET 1
1524 : : #define ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET 2
1525 : : #define ICE_FW_API_LINK_OVERRIDE_MAJ 1
1526 : : #define ICE_FW_API_LINK_OVERRIDE_MIN 5
1527 : : #define ICE_FW_API_LINK_OVERRIDE_PATCH 2
1528 : :
1529 : : #define ICE_PBA_FLAG_DFLT 0xFAFA
1530 : : /* Hash redirection LUT for VSI - maximum array size */
1531 : : #define ICE_VSIQF_HLUT_ARRAY_SIZE ((VSIQF_HLUT_MAX_INDEX + 1) * 4)
1532 : :
1533 : : /*
1534 : : * Defines for values in the VF_PE_DB_SIZE bits in the GLPCI_LBARCTRL register.
1535 : : * This is needed to determine the BAR0 space for the VFs
1536 : : */
1537 : : #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_0KB 0x0
1538 : : #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_8KB 0x1
1539 : : #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_64KB 0x2
1540 : :
1541 : : /* AQ API version for LLDP_FILTER_CONTROL */
1542 : : #define ICE_FW_API_LLDP_FLTR_MAJ 1
1543 : : #define ICE_FW_API_LLDP_FLTR_MIN 7
1544 : : #define ICE_FW_API_LLDP_FLTR_PATCH 1
1545 : :
1546 : : /* AQ API version for report default configuration */
1547 : : #define ICE_FW_API_REPORT_DFLT_CFG_MAJ 1
1548 : : #define ICE_FW_API_REPORT_DFLT_CFG_MIN 7
1549 : :
1550 : : #define ICE_FW_API_REPORT_DFLT_CFG_PATCH 3
1551 : :
1552 : : /* FW version for FEC disable in Auto FEC mode */
1553 : : #define ICE_FW_FEC_DIS_AUTO_BRANCH 1
1554 : : #define ICE_FW_FEC_DIS_AUTO_MAJ 7
1555 : : #define ICE_FW_FEC_DIS_AUTO_MIN 0
1556 : : #define ICE_FW_FEC_DIS_AUTO_PATCH 5
1557 : :
1558 : : /* AQ API version for FW auto drop reports */
1559 : : #define ICE_FW_API_AUTO_DROP_MAJ 1
1560 : : #define ICE_FW_API_AUTO_DROP_MIN 4
1561 : : #endif /* _ICE_TYPE_H_ */
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