Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2015-2020 Beijing WangXun Technology Co., Ltd.
3 : : * Copyright(c) 2010-2017 Intel Corporation
4 : : */
5 : :
6 : : #include <stdio.h>
7 : : #include <errno.h>
8 : : #include <stdint.h>
9 : : #include <string.h>
10 : : #include <rte_common.h>
11 : : #include <ethdev_pci.h>
12 : :
13 : : #include <rte_interrupts.h>
14 : : #include <rte_log.h>
15 : : #include <rte_debug.h>
16 : : #include <rte_pci.h>
17 : : #include <rte_memory.h>
18 : : #include <rte_eal.h>
19 : : #include <rte_alarm.h>
20 : : #include <rte_kvargs.h>
21 : :
22 : : #include "txgbe_logs.h"
23 : : #include "base/txgbe.h"
24 : : #include "txgbe_ethdev.h"
25 : : #include "txgbe_rxtx.h"
26 : : #include "txgbe_regs_group.h"
27 : :
28 : : static const struct reg_info txgbe_regs_general[] = {
29 : : {TXGBE_RST, 1, 1, "TXGBE_RST"},
30 : : {TXGBE_STAT, 1, 1, "TXGBE_STAT"},
31 : : {TXGBE_PORTCTL, 1, 1, "TXGBE_PORTCTL"},
32 : : {TXGBE_SDP, 1, 1, "TXGBE_SDP"},
33 : : {TXGBE_SDPCTL, 1, 1, "TXGBE_SDPCTL"},
34 : : {TXGBE_LEDCTL, 1, 1, "TXGBE_LEDCTL"},
35 : : {0, 0, 0, ""}
36 : : };
37 : :
38 : : static const struct reg_info txgbe_regs_nvm[] = {
39 : : {0, 0, 0, ""}
40 : : };
41 : :
42 : : static const struct reg_info txgbe_regs_interrupt[] = {
43 : : {0, 0, 0, ""}
44 : : };
45 : :
46 : : static const struct reg_info txgbe_regs_fctl_others[] = {
47 : : {0, 0, 0, ""}
48 : : };
49 : :
50 : : static const struct reg_info txgbe_regs_rxdma[] = {
51 : : {0, 0, 0, ""}
52 : : };
53 : :
54 : : static const struct reg_info txgbe_regs_rx[] = {
55 : : {0, 0, 0, ""}
56 : : };
57 : :
58 : : static struct reg_info txgbe_regs_tx[] = {
59 : : {0, 0, 0, ""}
60 : : };
61 : :
62 : : static const struct reg_info txgbe_regs_wakeup[] = {
63 : : {0, 0, 0, ""}
64 : : };
65 : :
66 : : static const struct reg_info txgbe_regs_dcb[] = {
67 : : {0, 0, 0, ""}
68 : : };
69 : :
70 : : static const struct reg_info txgbe_regs_mac[] = {
71 : : {0, 0, 0, ""}
72 : : };
73 : :
74 : : static const struct reg_info txgbe_regs_diagnostic[] = {
75 : : {0, 0, 0, ""},
76 : : };
77 : :
78 : : /* PF registers */
79 : : static const struct reg_info *txgbe_regs_others[] = {
80 : : txgbe_regs_general,
81 : : txgbe_regs_nvm,
82 : : txgbe_regs_interrupt,
83 : : txgbe_regs_fctl_others,
84 : : txgbe_regs_rxdma,
85 : : txgbe_regs_rx,
86 : : txgbe_regs_tx,
87 : : txgbe_regs_wakeup,
88 : : txgbe_regs_dcb,
89 : : txgbe_regs_mac,
90 : : txgbe_regs_diagnostic,
91 : : NULL};
92 : :
93 : : static int txgbe_fdir_filter_init(struct rte_eth_dev *eth_dev);
94 : : static int txgbe_fdir_filter_uninit(struct rte_eth_dev *eth_dev);
95 : : static int txgbe_l2_tn_filter_init(struct rte_eth_dev *eth_dev);
96 : : static int txgbe_l2_tn_filter_uninit(struct rte_eth_dev *eth_dev);
97 : : static int txgbe_dev_set_link_up(struct rte_eth_dev *dev);
98 : : static int txgbe_dev_set_link_down(struct rte_eth_dev *dev);
99 : : static int txgbe_dev_close(struct rte_eth_dev *dev);
100 : : static int txgbe_dev_link_update(struct rte_eth_dev *dev,
101 : : int wait_to_complete);
102 : : static int txgbe_dev_stats_reset(struct rte_eth_dev *dev);
103 : : static void txgbe_vlan_hw_strip_enable(struct rte_eth_dev *dev, uint16_t queue);
104 : : static void txgbe_vlan_hw_strip_disable(struct rte_eth_dev *dev,
105 : : uint16_t queue);
106 : :
107 : : static void txgbe_dev_link_status_print(struct rte_eth_dev *dev);
108 : : static int txgbe_dev_lsc_interrupt_setup(struct rte_eth_dev *dev, uint8_t on);
109 : : static int txgbe_dev_macsec_interrupt_setup(struct rte_eth_dev *dev);
110 : : static int txgbe_dev_misc_interrupt_setup(struct rte_eth_dev *dev);
111 : : static int txgbe_dev_rxq_interrupt_setup(struct rte_eth_dev *dev);
112 : : static int txgbe_dev_interrupt_get_status(struct rte_eth_dev *dev,
113 : : struct rte_intr_handle *handle);
114 : : static int txgbe_dev_interrupt_action(struct rte_eth_dev *dev,
115 : : struct rte_intr_handle *handle);
116 : : static void txgbe_dev_interrupt_handler(void *param);
117 : : static void txgbe_dev_detect_sfp(void *param);
118 : : static void txgbe_dev_interrupt_delayed_handler(void *param);
119 : : static void txgbe_configure_msix(struct rte_eth_dev *dev);
120 : :
121 : : static int txgbe_filter_restore(struct rte_eth_dev *dev);
122 : : static void txgbe_l2_tunnel_conf(struct rte_eth_dev *dev);
123 : :
124 : : #define TXGBE_SET_HWSTRIP(h, q) do {\
125 : : uint32_t idx = (q) / (sizeof((h)->bitmap[0]) * NBBY); \
126 : : uint32_t bit = (q) % (sizeof((h)->bitmap[0]) * NBBY); \
127 : : (h)->bitmap[idx] |= 1 << bit;\
128 : : } while (0)
129 : :
130 : : #define TXGBE_CLEAR_HWSTRIP(h, q) do {\
131 : : uint32_t idx = (q) / (sizeof((h)->bitmap[0]) * NBBY); \
132 : : uint32_t bit = (q) % (sizeof((h)->bitmap[0]) * NBBY); \
133 : : (h)->bitmap[idx] &= ~(1 << bit);\
134 : : } while (0)
135 : :
136 : : #define TXGBE_GET_HWSTRIP(h, q, r) do {\
137 : : uint32_t idx = (q) / (sizeof((h)->bitmap[0]) * NBBY); \
138 : : uint32_t bit = (q) % (sizeof((h)->bitmap[0]) * NBBY); \
139 : : (r) = (h)->bitmap[idx] >> bit & 1;\
140 : : } while (0)
141 : :
142 : : /*
143 : : * The set of PCI devices this driver supports
144 : : */
145 : : static const struct rte_pci_id pci_id_txgbe_map[] = {
146 : : { RTE_PCI_DEVICE(PCI_VENDOR_ID_WANGXUN, TXGBE_DEV_ID_SP1000) },
147 : : { RTE_PCI_DEVICE(PCI_VENDOR_ID_WANGXUN, TXGBE_DEV_ID_WX1820) },
148 : : { .vendor_id = 0, /* sentinel */ },
149 : : };
150 : :
151 : : static const struct rte_eth_desc_lim rx_desc_lim = {
152 : : .nb_max = TXGBE_RING_DESC_MAX,
153 : : .nb_min = TXGBE_RING_DESC_MIN,
154 : : .nb_align = TXGBE_RXD_ALIGN,
155 : : };
156 : :
157 : : static const struct rte_eth_desc_lim tx_desc_lim = {
158 : : .nb_max = TXGBE_RING_DESC_MAX,
159 : : .nb_min = TXGBE_RING_DESC_MIN,
160 : : .nb_align = TXGBE_TXD_ALIGN,
161 : : .nb_seg_max = TXGBE_TX_MAX_SEG,
162 : : .nb_mtu_seg_max = TXGBE_TX_MAX_SEG,
163 : : };
164 : :
165 : : static const struct eth_dev_ops txgbe_eth_dev_ops;
166 : :
167 : : #define HW_XSTAT(m) {#m, offsetof(struct txgbe_hw_stats, m)}
168 : : #define HW_XSTAT_NAME(m, n) {n, offsetof(struct txgbe_hw_stats, m)}
169 : : static const struct rte_txgbe_xstats_name_off rte_txgbe_stats_strings[] = {
170 : : /* MNG RxTx */
171 : : HW_XSTAT(mng_bmc2host_packets),
172 : : HW_XSTAT(mng_host2bmc_packets),
173 : : /* Basic RxTx */
174 : : HW_XSTAT(rx_packets),
175 : : HW_XSTAT(tx_packets),
176 : : HW_XSTAT(rx_bytes),
177 : : HW_XSTAT(tx_bytes),
178 : : HW_XSTAT(rx_total_bytes),
179 : : HW_XSTAT(rx_total_packets),
180 : : HW_XSTAT(tx_total_packets),
181 : : HW_XSTAT(rx_total_missed_packets),
182 : : HW_XSTAT(rx_broadcast_packets),
183 : : HW_XSTAT(tx_broadcast_packets),
184 : : HW_XSTAT(rx_multicast_packets),
185 : : HW_XSTAT(tx_multicast_packets),
186 : : HW_XSTAT(rx_management_packets),
187 : : HW_XSTAT(tx_management_packets),
188 : : HW_XSTAT(rx_management_dropped),
189 : : HW_XSTAT(rx_dma_drop),
190 : :
191 : : /* Basic Error */
192 : : HW_XSTAT(rx_rdb_drop),
193 : : HW_XSTAT(rx_crc_errors),
194 : : HW_XSTAT(rx_illegal_byte_errors),
195 : : HW_XSTAT(rx_error_bytes),
196 : : HW_XSTAT(rx_mac_short_packet_dropped),
197 : : HW_XSTAT(rx_length_errors),
198 : : HW_XSTAT(rx_undersize_errors),
199 : : HW_XSTAT(rx_fragment_errors),
200 : : HW_XSTAT(rx_oversize_cnt),
201 : : HW_XSTAT(rx_jabber_errors),
202 : : HW_XSTAT(rx_l3_l4_xsum_error),
203 : : HW_XSTAT(mac_local_errors),
204 : : HW_XSTAT(mac_remote_errors),
205 : :
206 : : /* Flow Director */
207 : : HW_XSTAT(flow_director_added_filters),
208 : : HW_XSTAT(flow_director_removed_filters),
209 : : HW_XSTAT(flow_director_filter_add_errors),
210 : : HW_XSTAT(flow_director_filter_remove_errors),
211 : : HW_XSTAT(flow_director_matched_filters),
212 : : HW_XSTAT(flow_director_missed_filters),
213 : :
214 : : /* FCoE */
215 : : HW_XSTAT(rx_fcoe_crc_errors),
216 : : HW_XSTAT(rx_fcoe_mbuf_allocation_errors),
217 : : HW_XSTAT(rx_fcoe_dropped),
218 : : HW_XSTAT(rx_fcoe_packets),
219 : : HW_XSTAT(tx_fcoe_packets),
220 : : HW_XSTAT(rx_fcoe_bytes),
221 : : HW_XSTAT(tx_fcoe_bytes),
222 : : HW_XSTAT(rx_fcoe_no_ddp),
223 : : HW_XSTAT(rx_fcoe_no_ddp_ext_buff),
224 : :
225 : : /* MACSEC */
226 : : HW_XSTAT(tx_macsec_pkts_untagged),
227 : : HW_XSTAT(tx_macsec_pkts_encrypted),
228 : : HW_XSTAT(tx_macsec_pkts_protected),
229 : : HW_XSTAT(tx_macsec_octets_encrypted),
230 : : HW_XSTAT(tx_macsec_octets_protected),
231 : : HW_XSTAT(rx_macsec_pkts_untagged),
232 : : HW_XSTAT(rx_macsec_pkts_badtag),
233 : : HW_XSTAT(rx_macsec_pkts_nosci),
234 : : HW_XSTAT(rx_macsec_pkts_unknownsci),
235 : : HW_XSTAT(rx_macsec_octets_decrypted),
236 : : HW_XSTAT(rx_macsec_octets_validated),
237 : : HW_XSTAT(rx_macsec_sc_pkts_unchecked),
238 : : HW_XSTAT(rx_macsec_sc_pkts_delayed),
239 : : HW_XSTAT(rx_macsec_sc_pkts_late),
240 : : HW_XSTAT(rx_macsec_sa_pkts_ok),
241 : : HW_XSTAT(rx_macsec_sa_pkts_invalid),
242 : : HW_XSTAT(rx_macsec_sa_pkts_notvalid),
243 : : HW_XSTAT(rx_macsec_sa_pkts_unusedsa),
244 : : HW_XSTAT(rx_macsec_sa_pkts_notusingsa),
245 : :
246 : : /* MAC RxTx */
247 : : HW_XSTAT(rx_size_64_packets),
248 : : HW_XSTAT(rx_size_65_to_127_packets),
249 : : HW_XSTAT(rx_size_128_to_255_packets),
250 : : HW_XSTAT(rx_size_256_to_511_packets),
251 : : HW_XSTAT(rx_size_512_to_1023_packets),
252 : : HW_XSTAT(rx_size_1024_to_max_packets),
253 : : HW_XSTAT(tx_size_64_packets),
254 : : HW_XSTAT(tx_size_65_to_127_packets),
255 : : HW_XSTAT(tx_size_128_to_255_packets),
256 : : HW_XSTAT(tx_size_256_to_511_packets),
257 : : HW_XSTAT(tx_size_512_to_1023_packets),
258 : : HW_XSTAT(tx_size_1024_to_max_packets),
259 : :
260 : : /* Flow Control */
261 : : HW_XSTAT(tx_xon_packets),
262 : : HW_XSTAT(rx_xon_packets),
263 : : HW_XSTAT(tx_xoff_packets),
264 : : HW_XSTAT(rx_xoff_packets),
265 : :
266 : : HW_XSTAT_NAME(tx_xon_packets, "tx_flow_control_xon_packets"),
267 : : HW_XSTAT_NAME(rx_xon_packets, "rx_flow_control_xon_packets"),
268 : : HW_XSTAT_NAME(tx_xoff_packets, "tx_flow_control_xoff_packets"),
269 : : HW_XSTAT_NAME(rx_xoff_packets, "rx_flow_control_xoff_packets"),
270 : : };
271 : :
272 : : #define TXGBE_NB_HW_STATS (sizeof(rte_txgbe_stats_strings) / \
273 : : sizeof(rte_txgbe_stats_strings[0]))
274 : :
275 : : /* Per-priority statistics */
276 : : #define UP_XSTAT(m) {#m, offsetof(struct txgbe_hw_stats, up[0].m)}
277 : : static const struct rte_txgbe_xstats_name_off rte_txgbe_up_strings[] = {
278 : : UP_XSTAT(rx_up_packets),
279 : : UP_XSTAT(tx_up_packets),
280 : : UP_XSTAT(rx_up_bytes),
281 : : UP_XSTAT(tx_up_bytes),
282 : : UP_XSTAT(rx_up_drop_packets),
283 : :
284 : : UP_XSTAT(tx_up_xon_packets),
285 : : UP_XSTAT(rx_up_xon_packets),
286 : : UP_XSTAT(tx_up_xoff_packets),
287 : : UP_XSTAT(rx_up_xoff_packets),
288 : : UP_XSTAT(rx_up_dropped),
289 : : UP_XSTAT(rx_up_mbuf_alloc_errors),
290 : : UP_XSTAT(tx_up_xon2off_packets),
291 : : };
292 : :
293 : : #define TXGBE_NB_UP_STATS (sizeof(rte_txgbe_up_strings) / \
294 : : sizeof(rte_txgbe_up_strings[0]))
295 : :
296 : : /* Per-queue statistics */
297 : : #define QP_XSTAT(m) {#m, offsetof(struct txgbe_hw_stats, qp[0].m)}
298 : : static const struct rte_txgbe_xstats_name_off rte_txgbe_qp_strings[] = {
299 : : QP_XSTAT(rx_qp_packets),
300 : : QP_XSTAT(tx_qp_packets),
301 : : QP_XSTAT(rx_qp_bytes),
302 : : QP_XSTAT(tx_qp_bytes),
303 : : QP_XSTAT(rx_qp_mc_packets),
304 : : };
305 : :
306 : : #define TXGBE_NB_QP_STATS (sizeof(rte_txgbe_qp_strings) / \
307 : : sizeof(rte_txgbe_qp_strings[0]))
308 : :
309 : : static inline int
310 : : txgbe_is_sfp(struct txgbe_hw *hw)
311 : : {
312 [ # # # # ]: 0 : switch (hw->phy.type) {
313 : : case txgbe_phy_sfp_avago:
314 : : case txgbe_phy_sfp_ftl:
315 : : case txgbe_phy_sfp_intel:
316 : : case txgbe_phy_sfp_unknown:
317 : : case txgbe_phy_sfp_tyco_passive:
318 : : case txgbe_phy_sfp_unknown_passive:
319 : : return 1;
320 : : default:
321 : : return 0;
322 : : }
323 : : }
324 : :
325 : : static inline int32_t
326 : 0 : txgbe_pf_reset_hw(struct txgbe_hw *hw)
327 : : {
328 : : uint32_t ctrl_ext;
329 : : int32_t status;
330 : :
331 : 0 : status = hw->mac.reset_hw(hw);
332 : :
333 : : ctrl_ext = rd32(hw, TXGBE_PORTCTL);
334 : : /* Set PF Reset Done bit so PF/VF Mail Ops can work */
335 : 0 : ctrl_ext |= TXGBE_PORTCTL_RSTDONE;
336 : : wr32(hw, TXGBE_PORTCTL, ctrl_ext);
337 : : txgbe_flush(hw);
338 : :
339 [ # # ]: 0 : if (status == TXGBE_ERR_SFP_NOT_PRESENT)
340 : : status = 0;
341 : 0 : return status;
342 : : }
343 : :
344 : : static inline void
345 : 0 : txgbe_enable_intr(struct rte_eth_dev *dev)
346 : : {
347 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
348 : : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
349 : :
350 : 0 : wr32(hw, TXGBE_IENMISC, intr->mask_misc);
351 : : wr32(hw, TXGBE_IMC(0), TXGBE_IMC_MASK);
352 : : wr32(hw, TXGBE_IMC(1), TXGBE_IMC_MASK);
353 : : txgbe_flush(hw);
354 : 0 : }
355 : :
356 : : static void
357 : 0 : txgbe_disable_intr(struct txgbe_hw *hw)
358 : : {
359 : 0 : PMD_INIT_FUNC_TRACE();
360 : :
361 : : wr32(hw, TXGBE_IENMISC, ~BIT_MASK32);
362 : : wr32(hw, TXGBE_IMS(0), TXGBE_IMC_MASK);
363 : : wr32(hw, TXGBE_IMS(1), TXGBE_IMC_MASK);
364 : : txgbe_flush(hw);
365 : 0 : }
366 : :
367 : : static int
368 : 0 : txgbe_dev_queue_stats_mapping_set(struct rte_eth_dev *eth_dev,
369 : : uint16_t queue_id,
370 : : uint8_t stat_idx,
371 : : uint8_t is_rx)
372 : : {
373 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(eth_dev);
374 : : struct txgbe_stat_mappings *stat_mappings =
375 : : TXGBE_DEV_STAT_MAPPINGS(eth_dev);
376 : : uint32_t qsmr_mask = 0;
377 : : uint32_t clearing_mask = QMAP_FIELD_RESERVED_BITS_MASK;
378 : : uint32_t q_map;
379 : : uint8_t n, offset;
380 : :
381 [ # # ]: 0 : if (hw->mac.type != txgbe_mac_raptor)
382 : : return -ENOSYS;
383 : :
384 [ # # ]: 0 : if (stat_idx & ~QMAP_FIELD_RESERVED_BITS_MASK)
385 : : return -EIO;
386 : :
387 [ # # ]: 0 : PMD_INIT_LOG(DEBUG, "Setting port %d, %s queue_id %d to stat index %d",
388 : : (int)(eth_dev->data->port_id), is_rx ? "RX" : "TX",
389 : : queue_id, stat_idx);
390 : :
391 : 0 : n = (uint8_t)(queue_id / NB_QMAP_FIELDS_PER_QSM_REG);
392 [ # # ]: 0 : if (n >= TXGBE_NB_STAT_MAPPING) {
393 : 0 : PMD_INIT_LOG(ERR, "Nb of stat mapping registers exceeded");
394 : 0 : return -EIO;
395 : : }
396 : 0 : offset = (uint8_t)(queue_id % NB_QMAP_FIELDS_PER_QSM_REG);
397 : :
398 : : /* Now clear any previous stat_idx set */
399 : 0 : clearing_mask <<= (QSM_REG_NB_BITS_PER_QMAP_FIELD * offset);
400 [ # # ]: 0 : if (!is_rx)
401 : 0 : stat_mappings->tqsm[n] &= ~clearing_mask;
402 : : else
403 : 0 : stat_mappings->rqsm[n] &= ~clearing_mask;
404 : :
405 : : q_map = (uint32_t)stat_idx;
406 : 0 : q_map &= QMAP_FIELD_RESERVED_BITS_MASK;
407 : 0 : qsmr_mask = q_map << (QSM_REG_NB_BITS_PER_QMAP_FIELD * offset);
408 [ # # ]: 0 : if (!is_rx)
409 : 0 : stat_mappings->tqsm[n] |= qsmr_mask;
410 : : else
411 : 0 : stat_mappings->rqsm[n] |= qsmr_mask;
412 : :
413 : 0 : PMD_INIT_LOG(DEBUG, "Set port %d, %s queue_id %d to stat index %d",
414 : : (int)(eth_dev->data->port_id), is_rx ? "RX" : "TX",
415 : : queue_id, stat_idx);
416 [ # # # # ]: 0 : PMD_INIT_LOG(DEBUG, "%s[%d] = 0x%08x", is_rx ? "RQSMR" : "TQSM", n,
417 : : is_rx ? stat_mappings->rqsm[n] : stat_mappings->tqsm[n]);
418 : 0 : return 0;
419 : : }
420 : :
421 : : static void
422 : 0 : txgbe_dcb_init(struct txgbe_hw *hw, struct txgbe_dcb_config *dcb_config)
423 : : {
424 : : int i;
425 : : u8 bwgp;
426 : : struct txgbe_dcb_tc_config *tc;
427 : :
428 : : UNREFERENCED_PARAMETER(hw);
429 : :
430 : 0 : dcb_config->num_tcs.pg_tcs = TXGBE_DCB_TC_MAX;
431 : 0 : dcb_config->num_tcs.pfc_tcs = TXGBE_DCB_TC_MAX;
432 : : bwgp = (u8)(100 / TXGBE_DCB_TC_MAX);
433 [ # # ]: 0 : for (i = 0; i < TXGBE_DCB_TC_MAX; i++) {
434 : : tc = &dcb_config->tc_config[i];
435 : 0 : tc->path[TXGBE_DCB_TX_CONFIG].bwg_id = i;
436 : 0 : tc->path[TXGBE_DCB_TX_CONFIG].bwg_percent = bwgp + (i & 1);
437 : 0 : tc->path[TXGBE_DCB_RX_CONFIG].bwg_id = i;
438 : 0 : tc->path[TXGBE_DCB_RX_CONFIG].bwg_percent = bwgp + (i & 1);
439 : 0 : tc->pfc = txgbe_dcb_pfc_disabled;
440 : : }
441 : :
442 : : /* Initialize default user to priority mapping, UPx->TC0 */
443 : : tc = &dcb_config->tc_config[0];
444 : 0 : tc->path[TXGBE_DCB_TX_CONFIG].up_to_tc_bitmap = 0xFF;
445 : 0 : tc->path[TXGBE_DCB_RX_CONFIG].up_to_tc_bitmap = 0xFF;
446 [ # # ]: 0 : for (i = 0; i < TXGBE_DCB_BWG_MAX; i++) {
447 : 0 : dcb_config->bw_percentage[i][TXGBE_DCB_TX_CONFIG] = 100;
448 : 0 : dcb_config->bw_percentage[i][TXGBE_DCB_RX_CONFIG] = 100;
449 : : }
450 : 0 : dcb_config->rx_pba_cfg = txgbe_dcb_pba_equal;
451 : 0 : dcb_config->pfc_mode_enable = false;
452 : 0 : dcb_config->vt_mode = true;
453 : 0 : dcb_config->round_robin_enable = false;
454 : : /* support all DCB capabilities */
455 : 0 : dcb_config->support.capabilities = 0xFF;
456 : 0 : }
457 : :
458 : : /*
459 : : * Ensure that all locks are released before first NVM or PHY access
460 : : */
461 : : static void
462 : 0 : txgbe_swfw_lock_reset(struct txgbe_hw *hw)
463 : : {
464 : : uint16_t mask;
465 : :
466 : : /*
467 : : * These ones are more tricky since they are common to all ports; but
468 : : * swfw_sync retries last long enough (1s) to be almost sure that if
469 : : * lock can not be taken it is due to an improper lock of the
470 : : * semaphore.
471 : : */
472 : : mask = TXGBE_MNGSEM_SWPHY |
473 : : TXGBE_MNGSEM_SWMBX |
474 : : TXGBE_MNGSEM_SWFLASH;
475 [ # # ]: 0 : if (hw->mac.acquire_swfw_sync(hw, mask) < 0)
476 : 0 : PMD_DRV_LOG(DEBUG, "SWFW common locks released");
477 : :
478 : 0 : hw->mac.release_swfw_sync(hw, mask);
479 : 0 : }
480 : :
481 : : static int
482 : 0 : txgbe_handle_devarg(__rte_unused const char *key, const char *value,
483 : : void *extra_args)
484 : : {
485 : : uint16_t *n = extra_args;
486 : :
487 [ # # ]: 0 : if (value == NULL || extra_args == NULL)
488 : : return -EINVAL;
489 : :
490 : 0 : *n = (uint16_t)strtoul(value, NULL, 10);
491 [ # # # # ]: 0 : if (*n == USHRT_MAX && errno == ERANGE)
492 : 0 : return -1;
493 : :
494 : : return 0;
495 : : }
496 : :
497 : : static void
498 : 0 : txgbe_parse_devargs(struct txgbe_hw *hw, struct rte_devargs *devargs)
499 : : {
500 : : struct rte_kvargs *kvlist;
501 : 0 : u16 auto_neg = 1;
502 : 0 : u16 poll = 0;
503 : 0 : u16 present = 0;
504 : 0 : u16 sgmii = 0;
505 : 0 : u16 ffe_set = 0;
506 : 0 : u16 ffe_main = 27;
507 : 0 : u16 ffe_pre = 8;
508 : 0 : u16 ffe_post = 44;
509 : :
510 [ # # ]: 0 : if (devargs == NULL)
511 : 0 : goto null;
512 : :
513 : 0 : kvlist = rte_kvargs_parse(devargs->args, txgbe_valid_arguments);
514 [ # # ]: 0 : if (kvlist == NULL)
515 : 0 : goto null;
516 : :
517 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_BP_AUTO,
518 : : &txgbe_handle_devarg, &auto_neg);
519 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_KR_POLL,
520 : : &txgbe_handle_devarg, &poll);
521 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_KR_PRESENT,
522 : : &txgbe_handle_devarg, &present);
523 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_KX_SGMII,
524 : : &txgbe_handle_devarg, &sgmii);
525 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FFE_SET,
526 : : &txgbe_handle_devarg, &ffe_set);
527 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FFE_MAIN,
528 : : &txgbe_handle_devarg, &ffe_main);
529 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FFE_PRE,
530 : : &txgbe_handle_devarg, &ffe_pre);
531 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FFE_POST,
532 : : &txgbe_handle_devarg, &ffe_post);
533 : 0 : rte_kvargs_free(kvlist);
534 : :
535 : 0 : null:
536 : 0 : hw->devarg.auto_neg = auto_neg;
537 : 0 : hw->devarg.poll = poll;
538 : 0 : hw->devarg.present = present;
539 : 0 : hw->devarg.sgmii = sgmii;
540 : 0 : hw->phy.ffe_set = ffe_set;
541 : 0 : hw->phy.ffe_main = ffe_main;
542 : 0 : hw->phy.ffe_pre = ffe_pre;
543 : 0 : hw->phy.ffe_post = ffe_post;
544 : 0 : }
545 : :
546 : : static int
547 : 0 : eth_txgbe_dev_init(struct rte_eth_dev *eth_dev, void *init_params __rte_unused)
548 : : {
549 : 0 : struct txgbe_adapter *ad = eth_dev->data->dev_private;
550 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
551 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(eth_dev);
552 : 0 : struct txgbe_vfta *shadow_vfta = TXGBE_DEV_VFTA(eth_dev);
553 : 0 : struct txgbe_hwstrip *hwstrip = TXGBE_DEV_HWSTRIP(eth_dev);
554 : 0 : struct txgbe_dcb_config *dcb_config = TXGBE_DEV_DCB_CONFIG(eth_dev);
555 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(eth_dev);
556 : 0 : struct txgbe_bw_conf *bw_conf = TXGBE_DEV_BW_CONF(eth_dev);
557 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
558 : : const struct rte_memzone *mz;
559 : : uint32_t ctrl_ext;
560 : : uint16_t csum;
561 : : int err, i, ret;
562 : :
563 : 0 : PMD_INIT_FUNC_TRACE();
564 : :
565 : 0 : eth_dev->dev_ops = &txgbe_eth_dev_ops;
566 : 0 : eth_dev->rx_queue_count = txgbe_dev_rx_queue_count;
567 : 0 : eth_dev->rx_descriptor_status = txgbe_dev_rx_descriptor_status;
568 : 0 : eth_dev->tx_descriptor_status = txgbe_dev_tx_descriptor_status;
569 : 0 : eth_dev->rx_pkt_burst = &txgbe_recv_pkts;
570 : 0 : eth_dev->tx_pkt_burst = &txgbe_xmit_pkts;
571 : 0 : eth_dev->tx_pkt_prepare = &txgbe_prep_pkts;
572 : :
573 : : /*
574 : : * For secondary processes, we don't initialise any further as primary
575 : : * has already done this work. Only check we don't need a different
576 : : * RX and TX function.
577 : : */
578 [ # # ]: 0 : if (rte_eal_process_type() != RTE_PROC_PRIMARY) {
579 : : struct txgbe_tx_queue *txq;
580 : : /* TX queue function in primary, set by last queue initialized
581 : : * Tx queue may not initialized by primary process
582 : : */
583 [ # # ]: 0 : if (eth_dev->data->tx_queues) {
584 : 0 : uint16_t nb_tx_queues = eth_dev->data->nb_tx_queues;
585 : 0 : txq = eth_dev->data->tx_queues[nb_tx_queues - 1];
586 : 0 : txgbe_set_tx_function(eth_dev, txq);
587 : : } else {
588 : : /* Use default TX function if we get here */
589 : 0 : PMD_INIT_LOG(NOTICE, "No TX queues configured yet. "
590 : : "Using default TX function.");
591 : : }
592 : :
593 : 0 : txgbe_set_rx_function(eth_dev);
594 : :
595 : 0 : return 0;
596 : : }
597 : :
598 : 0 : __atomic_clear(&ad->link_thread_running, __ATOMIC_SEQ_CST);
599 : 0 : rte_eth_copy_pci_info(eth_dev, pci_dev);
600 : :
601 : 0 : hw->hw_addr = (void *)pci_dev->mem_resource[0].addr;
602 : :
603 : : /* Vendor and Device ID need to be set before init of shared code */
604 : 0 : hw->device_id = pci_dev->id.device_id;
605 : 0 : hw->vendor_id = pci_dev->id.vendor_id;
606 [ # # ]: 0 : if (pci_dev->id.subsystem_vendor_id == PCI_VENDOR_ID_WANGXUN) {
607 : 0 : hw->subsystem_device_id = pci_dev->id.subsystem_device_id;
608 : : } else {
609 : : u32 ssid;
610 : :
611 : 0 : ssid = txgbe_flash_read_dword(hw, 0xFFFDC);
612 [ # # ]: 0 : if (ssid == 0x1) {
613 : 0 : PMD_INIT_LOG(ERR,
614 : : "Read of internal subsystem device id failed\n");
615 : 0 : return -ENODEV;
616 : : }
617 : 0 : hw->subsystem_device_id = (u16)ssid >> 8 | (u16)ssid << 8;
618 : : }
619 : 0 : hw->allow_unsupported_sfp = 1;
620 : :
621 : : /* Reserve memory for interrupt status block */
622 : 0 : mz = rte_eth_dma_zone_reserve(eth_dev, "txgbe_driver", -1,
623 : : 16, TXGBE_ALIGN, SOCKET_ID_ANY);
624 [ # # ]: 0 : if (mz == NULL)
625 : : return -ENOMEM;
626 : :
627 : 0 : hw->isb_dma = TMZ_PADDR(mz);
628 : 0 : hw->isb_mem = TMZ_VADDR(mz);
629 : :
630 : 0 : txgbe_parse_devargs(hw, pci_dev->device.devargs);
631 : : /* Initialize the shared code (base driver) */
632 : 0 : err = txgbe_init_shared_code(hw);
633 [ # # ]: 0 : if (err != 0) {
634 : 0 : PMD_INIT_LOG(ERR, "Shared code init failed: %d", err);
635 : 0 : return -EIO;
636 : : }
637 : :
638 : : /* Unlock any pending hardware semaphore */
639 : 0 : txgbe_swfw_lock_reset(hw);
640 : :
641 : : #ifdef RTE_LIB_SECURITY
642 : : /* Initialize security_ctx only for primary process*/
643 [ # # ]: 0 : if (txgbe_ipsec_ctx_create(eth_dev))
644 : : return -ENOMEM;
645 : : #endif
646 : :
647 : : /* Initialize DCB configuration*/
648 : : memset(dcb_config, 0, sizeof(struct txgbe_dcb_config));
649 : 0 : txgbe_dcb_init(hw, dcb_config);
650 : :
651 : : /* Get Hardware Flow Control setting */
652 : 0 : hw->fc.requested_mode = txgbe_fc_full;
653 : 0 : hw->fc.current_mode = txgbe_fc_full;
654 : 0 : hw->fc.pause_time = TXGBE_FC_PAUSE_TIME;
655 [ # # ]: 0 : for (i = 0; i < TXGBE_DCB_TC_MAX; i++) {
656 : 0 : hw->fc.low_water[i] = TXGBE_FC_XON_LOTH;
657 : 0 : hw->fc.high_water[i] = TXGBE_FC_XOFF_HITH;
658 : : }
659 : 0 : hw->fc.send_xon = 1;
660 : :
661 : 0 : err = hw->rom.init_params(hw);
662 [ # # ]: 0 : if (err != 0) {
663 : 0 : PMD_INIT_LOG(ERR, "The EEPROM init failed: %d", err);
664 : 0 : return -EIO;
665 : : }
666 : :
667 : : /* Make sure we have a good EEPROM before we read from it */
668 : 0 : err = hw->rom.validate_checksum(hw, &csum);
669 [ # # ]: 0 : if (err != 0) {
670 : 0 : PMD_INIT_LOG(ERR, "The EEPROM checksum is not valid: %d", err);
671 : 0 : return -EIO;
672 : : }
673 : :
674 : 0 : err = hw->mac.init_hw(hw);
675 : :
676 : : /*
677 : : * Devices with copper phys will fail to initialise if txgbe_init_hw()
678 : : * is called too soon after the kernel driver unbinding/binding occurs.
679 : : * The failure occurs in txgbe_identify_phy() for all devices,
680 : : * but for non-copper devies, txgbe_identify_sfp_module() is
681 : : * also called. See txgbe_identify_phy(). The reason for the
682 : : * failure is not known, and only occuts when virtualisation features
683 : : * are disabled in the bios. A delay of 200ms was found to be enough by
684 : : * trial-and-error, and is doubled to be safe.
685 : : */
686 [ # # # # ]: 0 : if (err && hw->phy.media_type == txgbe_media_type_copper) {
687 : : rte_delay_ms(200);
688 : 0 : err = hw->mac.init_hw(hw);
689 : : }
690 : :
691 [ # # ]: 0 : if (err == TXGBE_ERR_SFP_NOT_PRESENT)
692 : : err = 0;
693 : :
694 [ # # ]: 0 : if (err == TXGBE_ERR_EEPROM_VERSION) {
695 : 0 : PMD_INIT_LOG(ERR, "This device is a pre-production adapter/"
696 : : "LOM. Please be aware there may be issues associated "
697 : : "with your hardware.");
698 : 0 : PMD_INIT_LOG(ERR, "If you are experiencing problems "
699 : : "please contact your hardware representative "
700 : : "who provided you with this hardware.");
701 [ # # ]: 0 : } else if (err == TXGBE_ERR_SFP_NOT_SUPPORTED) {
702 : 0 : PMD_INIT_LOG(ERR, "Unsupported SFP+ Module");
703 : : }
704 [ # # ]: 0 : if (err) {
705 : 0 : PMD_INIT_LOG(ERR, "Hardware Initialization Failure: %d", err);
706 : 0 : return -EIO;
707 : : }
708 : :
709 : : /* Reset the hw statistics */
710 : 0 : txgbe_dev_stats_reset(eth_dev);
711 : :
712 : : /* disable interrupt */
713 : 0 : txgbe_disable_intr(hw);
714 : :
715 : : /* Allocate memory for storing MAC addresses */
716 : 0 : eth_dev->data->mac_addrs = rte_zmalloc("txgbe", RTE_ETHER_ADDR_LEN *
717 : 0 : hw->mac.num_rar_entries, 0);
718 [ # # ]: 0 : if (eth_dev->data->mac_addrs == NULL) {
719 : 0 : PMD_INIT_LOG(ERR,
720 : : "Failed to allocate %u bytes needed to store "
721 : : "MAC addresses",
722 : : RTE_ETHER_ADDR_LEN * hw->mac.num_rar_entries);
723 : 0 : return -ENOMEM;
724 : : }
725 : :
726 : : /* Copy the permanent MAC address */
727 : : rte_ether_addr_copy((struct rte_ether_addr *)hw->mac.perm_addr,
728 : : ð_dev->data->mac_addrs[0]);
729 : :
730 : : /* Allocate memory for storing hash filter MAC addresses */
731 : 0 : eth_dev->data->hash_mac_addrs = rte_zmalloc("txgbe",
732 : : RTE_ETHER_ADDR_LEN * TXGBE_VMDQ_NUM_UC_MAC, 0);
733 [ # # ]: 0 : if (eth_dev->data->hash_mac_addrs == NULL) {
734 : 0 : PMD_INIT_LOG(ERR,
735 : : "Failed to allocate %d bytes needed to store MAC addresses",
736 : : RTE_ETHER_ADDR_LEN * TXGBE_VMDQ_NUM_UC_MAC);
737 : 0 : return -ENOMEM;
738 : : }
739 : :
740 : : /* initialize the vfta */
741 : : memset(shadow_vfta, 0, sizeof(*shadow_vfta));
742 : :
743 : : /* initialize the hw strip bitmap*/
744 : : memset(hwstrip, 0, sizeof(*hwstrip));
745 : :
746 : : /* initialize PF if max_vfs not zero */
747 : 0 : ret = txgbe_pf_host_init(eth_dev);
748 [ # # ]: 0 : if (ret) {
749 : 0 : rte_free(eth_dev->data->mac_addrs);
750 : 0 : eth_dev->data->mac_addrs = NULL;
751 : 0 : rte_free(eth_dev->data->hash_mac_addrs);
752 : 0 : eth_dev->data->hash_mac_addrs = NULL;
753 : 0 : return ret;
754 : : }
755 : :
756 : : ctrl_ext = rd32(hw, TXGBE_PORTCTL);
757 : : /* let hardware know driver is loaded */
758 : : ctrl_ext |= TXGBE_PORTCTL_DRVLOAD;
759 : : /* Set PF Reset Done bit so PF/VF Mail Ops can work */
760 : 0 : ctrl_ext |= TXGBE_PORTCTL_RSTDONE;
761 : : wr32(hw, TXGBE_PORTCTL, ctrl_ext);
762 : : txgbe_flush(hw);
763 : :
764 [ # # ]: 0 : if (txgbe_is_sfp(hw) && hw->phy.sfp_type != txgbe_sfp_type_not_present)
765 : 0 : PMD_INIT_LOG(DEBUG, "MAC: %d, PHY: %d, SFP+: %d",
766 : : (int)hw->mac.type, (int)hw->phy.type,
767 : : (int)hw->phy.sfp_type);
768 : : else
769 : 0 : PMD_INIT_LOG(DEBUG, "MAC: %d, PHY: %d",
770 : : (int)hw->mac.type, (int)hw->phy.type);
771 : :
772 : 0 : PMD_INIT_LOG(DEBUG, "port %d vendorID=0x%x deviceID=0x%x",
773 : : eth_dev->data->port_id, pci_dev->id.vendor_id,
774 : : pci_dev->id.device_id);
775 : :
776 : 0 : rte_intr_callback_register(intr_handle,
777 : : txgbe_dev_interrupt_handler, eth_dev);
778 : :
779 : : /* enable uio/vfio intr/eventfd mapping */
780 : 0 : rte_intr_enable(intr_handle);
781 : :
782 : : /* enable support intr */
783 : 0 : txgbe_enable_intr(eth_dev);
784 : :
785 : : /* initialize filter info */
786 : : memset(filter_info, 0,
787 : : sizeof(struct txgbe_filter_info));
788 : :
789 : : /* initialize 5tuple filter list */
790 : 0 : TAILQ_INIT(&filter_info->fivetuple_list);
791 : :
792 : : /* initialize flow director filter list & hash */
793 : 0 : txgbe_fdir_filter_init(eth_dev);
794 : :
795 : : /* initialize l2 tunnel filter list & hash */
796 : 0 : txgbe_l2_tn_filter_init(eth_dev);
797 : :
798 : : /* initialize flow filter lists */
799 : 0 : txgbe_filterlist_init();
800 : :
801 : : /* initialize bandwidth configuration info */
802 : : memset(bw_conf, 0, sizeof(struct txgbe_bw_conf));
803 : :
804 : : /* initialize Traffic Manager configuration */
805 : 0 : txgbe_tm_conf_init(eth_dev);
806 : :
807 : 0 : return 0;
808 : : }
809 : :
810 : : static int
811 : 0 : eth_txgbe_dev_uninit(struct rte_eth_dev *eth_dev)
812 : : {
813 : 0 : PMD_INIT_FUNC_TRACE();
814 : :
815 [ # # ]: 0 : if (rte_eal_process_type() != RTE_PROC_PRIMARY)
816 : : return 0;
817 : :
818 : 0 : txgbe_dev_close(eth_dev);
819 : :
820 : 0 : return 0;
821 : : }
822 : :
823 : 0 : static int txgbe_ntuple_filter_uninit(struct rte_eth_dev *eth_dev)
824 : : {
825 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(eth_dev);
826 : : struct txgbe_5tuple_filter *p_5tuple;
827 : :
828 [ # # ]: 0 : while ((p_5tuple = TAILQ_FIRST(&filter_info->fivetuple_list))) {
829 [ # # ]: 0 : TAILQ_REMOVE(&filter_info->fivetuple_list,
830 : : p_5tuple,
831 : : entries);
832 : 0 : rte_free(p_5tuple);
833 : : }
834 : 0 : memset(filter_info->fivetuple_mask, 0,
835 : : sizeof(uint32_t) * TXGBE_5TUPLE_ARRAY_SIZE);
836 : :
837 : 0 : return 0;
838 : : }
839 : :
840 : 0 : static int txgbe_fdir_filter_uninit(struct rte_eth_dev *eth_dev)
841 : : {
842 : 0 : struct txgbe_hw_fdir_info *fdir_info = TXGBE_DEV_FDIR(eth_dev);
843 : : struct txgbe_fdir_filter *fdir_filter;
844 : :
845 : 0 : rte_free(fdir_info->hash_map);
846 : 0 : rte_hash_free(fdir_info->hash_handle);
847 : :
848 [ # # ]: 0 : while ((fdir_filter = TAILQ_FIRST(&fdir_info->fdir_list))) {
849 [ # # ]: 0 : TAILQ_REMOVE(&fdir_info->fdir_list,
850 : : fdir_filter,
851 : : entries);
852 : 0 : rte_free(fdir_filter);
853 : : }
854 : :
855 : 0 : return 0;
856 : : }
857 : :
858 : 0 : static int txgbe_l2_tn_filter_uninit(struct rte_eth_dev *eth_dev)
859 : : {
860 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(eth_dev);
861 : : struct txgbe_l2_tn_filter *l2_tn_filter;
862 : :
863 : 0 : rte_free(l2_tn_info->hash_map);
864 : 0 : rte_hash_free(l2_tn_info->hash_handle);
865 : :
866 [ # # ]: 0 : while ((l2_tn_filter = TAILQ_FIRST(&l2_tn_info->l2_tn_list))) {
867 [ # # ]: 0 : TAILQ_REMOVE(&l2_tn_info->l2_tn_list,
868 : : l2_tn_filter,
869 : : entries);
870 : 0 : rte_free(l2_tn_filter);
871 : : }
872 : :
873 : 0 : return 0;
874 : : }
875 : :
876 : 0 : static int txgbe_fdir_filter_init(struct rte_eth_dev *eth_dev)
877 : : {
878 : 0 : struct txgbe_hw_fdir_info *fdir_info = TXGBE_DEV_FDIR(eth_dev);
879 : : char fdir_hash_name[RTE_HASH_NAMESIZE];
880 : 0 : struct rte_hash_parameters fdir_hash_params = {
881 : : .name = fdir_hash_name,
882 : : .entries = TXGBE_MAX_FDIR_FILTER_NUM,
883 : : .key_len = sizeof(struct txgbe_atr_input),
884 : : .hash_func = rte_hash_crc,
885 : : .hash_func_init_val = 0,
886 : 0 : .socket_id = rte_socket_id(),
887 : : };
888 : :
889 : 0 : TAILQ_INIT(&fdir_info->fdir_list);
890 : 0 : snprintf(fdir_hash_name, RTE_HASH_NAMESIZE,
891 : 0 : "fdir_%s", TDEV_NAME(eth_dev));
892 : 0 : fdir_info->hash_handle = rte_hash_create(&fdir_hash_params);
893 [ # # ]: 0 : if (!fdir_info->hash_handle) {
894 : 0 : PMD_INIT_LOG(ERR, "Failed to create fdir hash table!");
895 : 0 : return -EINVAL;
896 : : }
897 : 0 : fdir_info->hash_map = rte_zmalloc("txgbe",
898 : : sizeof(struct txgbe_fdir_filter *) *
899 : : TXGBE_MAX_FDIR_FILTER_NUM,
900 : : 0);
901 [ # # ]: 0 : if (!fdir_info->hash_map) {
902 : 0 : PMD_INIT_LOG(ERR,
903 : : "Failed to allocate memory for fdir hash map!");
904 : 0 : return -ENOMEM;
905 : : }
906 : 0 : fdir_info->mask_added = FALSE;
907 : :
908 : 0 : return 0;
909 : : }
910 : :
911 : 0 : static int txgbe_l2_tn_filter_init(struct rte_eth_dev *eth_dev)
912 : : {
913 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(eth_dev);
914 : : char l2_tn_hash_name[RTE_HASH_NAMESIZE];
915 : 0 : struct rte_hash_parameters l2_tn_hash_params = {
916 : : .name = l2_tn_hash_name,
917 : : .entries = TXGBE_MAX_L2_TN_FILTER_NUM,
918 : : .key_len = sizeof(struct txgbe_l2_tn_key),
919 : : .hash_func = rte_hash_crc,
920 : : .hash_func_init_val = 0,
921 : 0 : .socket_id = rte_socket_id(),
922 : : };
923 : :
924 : 0 : TAILQ_INIT(&l2_tn_info->l2_tn_list);
925 : 0 : snprintf(l2_tn_hash_name, RTE_HASH_NAMESIZE,
926 : 0 : "l2_tn_%s", TDEV_NAME(eth_dev));
927 : 0 : l2_tn_info->hash_handle = rte_hash_create(&l2_tn_hash_params);
928 [ # # ]: 0 : if (!l2_tn_info->hash_handle) {
929 : 0 : PMD_INIT_LOG(ERR, "Failed to create L2 TN hash table!");
930 : 0 : return -EINVAL;
931 : : }
932 : 0 : l2_tn_info->hash_map = rte_zmalloc("txgbe",
933 : : sizeof(struct txgbe_l2_tn_filter *) *
934 : : TXGBE_MAX_L2_TN_FILTER_NUM,
935 : : 0);
936 [ # # ]: 0 : if (!l2_tn_info->hash_map) {
937 : 0 : PMD_INIT_LOG(ERR,
938 : : "Failed to allocate memory for L2 TN hash map!");
939 : 0 : return -ENOMEM;
940 : : }
941 : 0 : l2_tn_info->e_tag_en = FALSE;
942 : 0 : l2_tn_info->e_tag_fwd_en = FALSE;
943 : 0 : l2_tn_info->e_tag_ether_type = RTE_ETHER_TYPE_ETAG;
944 : :
945 : 0 : return 0;
946 : : }
947 : :
948 : : static int
949 : 0 : eth_txgbe_pci_probe(struct rte_pci_driver *pci_drv __rte_unused,
950 : : struct rte_pci_device *pci_dev)
951 : : {
952 : 0 : return rte_eth_dev_create(&pci_dev->device, pci_dev->device.name,
953 : : sizeof(struct txgbe_adapter),
954 : : eth_dev_pci_specific_init, pci_dev,
955 : : eth_txgbe_dev_init, NULL);
956 : : }
957 : :
958 : 0 : static int eth_txgbe_pci_remove(struct rte_pci_device *pci_dev)
959 : : {
960 : : struct rte_eth_dev *ethdev;
961 : :
962 : 0 : ethdev = rte_eth_dev_allocated(pci_dev->device.name);
963 [ # # ]: 0 : if (!ethdev)
964 : : return 0;
965 : :
966 : 0 : return rte_eth_dev_destroy(ethdev, eth_txgbe_dev_uninit);
967 : : }
968 : :
969 : : static struct rte_pci_driver rte_txgbe_pmd = {
970 : : .id_table = pci_id_txgbe_map,
971 : : .drv_flags = RTE_PCI_DRV_NEED_MAPPING |
972 : : RTE_PCI_DRV_INTR_LSC,
973 : : .probe = eth_txgbe_pci_probe,
974 : : .remove = eth_txgbe_pci_remove,
975 : : };
976 : :
977 : : static int
978 : 0 : txgbe_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on)
979 : : {
980 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
981 : : struct txgbe_vfta *shadow_vfta = TXGBE_DEV_VFTA(dev);
982 : : uint32_t vfta;
983 : : uint32_t vid_idx;
984 : : uint32_t vid_bit;
985 : :
986 : 0 : vid_idx = (uint32_t)((vlan_id >> 5) & 0x7F);
987 : 0 : vid_bit = (uint32_t)(1 << (vlan_id & 0x1F));
988 : 0 : vfta = rd32(hw, TXGBE_VLANTBL(vid_idx));
989 [ # # ]: 0 : if (on)
990 : 0 : vfta |= vid_bit;
991 : : else
992 : 0 : vfta &= ~vid_bit;
993 : : wr32(hw, TXGBE_VLANTBL(vid_idx), vfta);
994 : :
995 : : /* update local VFTA copy */
996 : 0 : shadow_vfta->vfta[vid_idx] = vfta;
997 : :
998 : 0 : return 0;
999 : : }
1000 : :
1001 : : static void
1002 : 0 : txgbe_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on)
1003 : : {
1004 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1005 : : struct txgbe_rx_queue *rxq;
1006 : : bool restart;
1007 : : uint32_t rxcfg, rxbal, rxbah;
1008 : :
1009 [ # # ]: 0 : if (on)
1010 : 0 : txgbe_vlan_hw_strip_enable(dev, queue);
1011 : : else
1012 : 0 : txgbe_vlan_hw_strip_disable(dev, queue);
1013 : :
1014 : 0 : rxq = dev->data->rx_queues[queue];
1015 : 0 : rxbal = rd32(hw, TXGBE_RXBAL(rxq->reg_idx));
1016 : 0 : rxbah = rd32(hw, TXGBE_RXBAH(rxq->reg_idx));
1017 : 0 : rxcfg = rd32(hw, TXGBE_RXCFG(rxq->reg_idx));
1018 [ # # ]: 0 : if (rxq->offloads & RTE_ETH_RX_OFFLOAD_VLAN_STRIP) {
1019 [ # # ]: 0 : restart = (rxcfg & TXGBE_RXCFG_ENA) &&
1020 [ # # ]: 0 : !(rxcfg & TXGBE_RXCFG_VLAN);
1021 : 0 : rxcfg |= TXGBE_RXCFG_VLAN;
1022 : : } else {
1023 [ # # # # ]: 0 : restart = (rxcfg & TXGBE_RXCFG_ENA) &&
1024 : : (rxcfg & TXGBE_RXCFG_VLAN);
1025 : 0 : rxcfg &= ~TXGBE_RXCFG_VLAN;
1026 : : }
1027 : 0 : rxcfg &= ~TXGBE_RXCFG_ENA;
1028 : :
1029 [ # # ]: 0 : if (restart) {
1030 : : /* set vlan strip for ring */
1031 : 0 : txgbe_dev_rx_queue_stop(dev, queue);
1032 : 0 : wr32(hw, TXGBE_RXBAL(rxq->reg_idx), rxbal);
1033 : 0 : wr32(hw, TXGBE_RXBAH(rxq->reg_idx), rxbah);
1034 : 0 : wr32(hw, TXGBE_RXCFG(rxq->reg_idx), rxcfg);
1035 : 0 : txgbe_dev_rx_queue_start(dev, queue);
1036 : : }
1037 : 0 : }
1038 : :
1039 : : static int
1040 : 0 : txgbe_vlan_tpid_set(struct rte_eth_dev *dev,
1041 : : enum rte_vlan_type vlan_type,
1042 : : uint16_t tpid)
1043 : : {
1044 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1045 : : int ret = 0;
1046 : : uint32_t portctrl, vlan_ext, qinq;
1047 : :
1048 : : portctrl = rd32(hw, TXGBE_PORTCTL);
1049 : :
1050 : 0 : vlan_ext = (portctrl & TXGBE_PORTCTL_VLANEXT);
1051 [ # # # # ]: 0 : qinq = vlan_ext && (portctrl & TXGBE_PORTCTL_QINQ);
1052 [ # # # ]: 0 : switch (vlan_type) {
1053 : 0 : case RTE_ETH_VLAN_TYPE_INNER:
1054 [ # # ]: 0 : if (vlan_ext) {
1055 : 0 : wr32m(hw, TXGBE_VLANCTL,
1056 : : TXGBE_VLANCTL_TPID_MASK,
1057 : : TXGBE_VLANCTL_TPID(tpid));
1058 : 0 : wr32m(hw, TXGBE_DMATXCTRL,
1059 : : TXGBE_DMATXCTRL_TPID_MASK,
1060 : : TXGBE_DMATXCTRL_TPID(tpid));
1061 : : } else {
1062 : : ret = -ENOTSUP;
1063 : 0 : PMD_DRV_LOG(ERR, "Inner type is not supported"
1064 : : " by single VLAN");
1065 : : }
1066 : :
1067 [ # # ]: 0 : if (qinq) {
1068 : 0 : wr32m(hw, TXGBE_TAGTPID(0),
1069 : : TXGBE_TAGTPID_LSB_MASK,
1070 : : TXGBE_TAGTPID_LSB(tpid));
1071 : : }
1072 : : break;
1073 : 0 : case RTE_ETH_VLAN_TYPE_OUTER:
1074 [ # # ]: 0 : if (vlan_ext) {
1075 : : /* Only the high 16-bits is valid */
1076 : 0 : wr32m(hw, TXGBE_EXTAG,
1077 : : TXGBE_EXTAG_VLAN_MASK,
1078 : 0 : TXGBE_EXTAG_VLAN(tpid));
1079 : : } else {
1080 : 0 : wr32m(hw, TXGBE_VLANCTL,
1081 : : TXGBE_VLANCTL_TPID_MASK,
1082 : : TXGBE_VLANCTL_TPID(tpid));
1083 : 0 : wr32m(hw, TXGBE_DMATXCTRL,
1084 : : TXGBE_DMATXCTRL_TPID_MASK,
1085 : : TXGBE_DMATXCTRL_TPID(tpid));
1086 : : }
1087 : :
1088 [ # # ]: 0 : if (qinq) {
1089 : 0 : wr32m(hw, TXGBE_TAGTPID(0),
1090 : : TXGBE_TAGTPID_MSB_MASK,
1091 : 0 : TXGBE_TAGTPID_MSB(tpid));
1092 : : }
1093 : : break;
1094 : 0 : default:
1095 : 0 : PMD_DRV_LOG(ERR, "Unsupported VLAN type %d", vlan_type);
1096 : 0 : return -EINVAL;
1097 : : }
1098 : :
1099 : : return ret;
1100 : : }
1101 : :
1102 : : void
1103 : 0 : txgbe_vlan_hw_filter_disable(struct rte_eth_dev *dev)
1104 : : {
1105 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1106 : : uint32_t vlnctrl;
1107 : :
1108 : 0 : PMD_INIT_FUNC_TRACE();
1109 : :
1110 : : /* Filter Table Disable */
1111 : : vlnctrl = rd32(hw, TXGBE_VLANCTL);
1112 : 0 : vlnctrl &= ~TXGBE_VLANCTL_VFE;
1113 : : wr32(hw, TXGBE_VLANCTL, vlnctrl);
1114 : 0 : }
1115 : :
1116 : : void
1117 : 0 : txgbe_vlan_hw_filter_enable(struct rte_eth_dev *dev)
1118 : : {
1119 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1120 : : struct txgbe_vfta *shadow_vfta = TXGBE_DEV_VFTA(dev);
1121 : : uint32_t vlnctrl;
1122 : : uint16_t i;
1123 : :
1124 : 0 : PMD_INIT_FUNC_TRACE();
1125 : :
1126 : : /* Filter Table Enable */
1127 : : vlnctrl = rd32(hw, TXGBE_VLANCTL);
1128 : 0 : vlnctrl &= ~TXGBE_VLANCTL_CFIENA;
1129 : 0 : vlnctrl |= TXGBE_VLANCTL_VFE;
1130 : : wr32(hw, TXGBE_VLANCTL, vlnctrl);
1131 : :
1132 : : /* write whatever is in local vfta copy */
1133 [ # # ]: 0 : for (i = 0; i < TXGBE_VFTA_SIZE; i++)
1134 : 0 : wr32(hw, TXGBE_VLANTBL(i), shadow_vfta->vfta[i]);
1135 : 0 : }
1136 : :
1137 : : void
1138 : 0 : txgbe_vlan_hw_strip_bitmap_set(struct rte_eth_dev *dev, uint16_t queue, bool on)
1139 : : {
1140 : 0 : struct txgbe_hwstrip *hwstrip = TXGBE_DEV_HWSTRIP(dev);
1141 : : struct txgbe_rx_queue *rxq;
1142 : :
1143 [ # # ]: 0 : if (queue >= TXGBE_MAX_RX_QUEUE_NUM)
1144 : : return;
1145 : :
1146 [ # # ]: 0 : if (on)
1147 : 0 : TXGBE_SET_HWSTRIP(hwstrip, queue);
1148 : : else
1149 : 0 : TXGBE_CLEAR_HWSTRIP(hwstrip, queue);
1150 : :
1151 [ # # ]: 0 : if (queue >= dev->data->nb_rx_queues)
1152 : : return;
1153 : :
1154 : 0 : rxq = dev->data->rx_queues[queue];
1155 : :
1156 [ # # ]: 0 : if (on) {
1157 : 0 : rxq->vlan_flags = RTE_MBUF_F_RX_VLAN | RTE_MBUF_F_RX_VLAN_STRIPPED;
1158 : 0 : rxq->offloads |= RTE_ETH_RX_OFFLOAD_VLAN_STRIP;
1159 : : } else {
1160 : 0 : rxq->vlan_flags = RTE_MBUF_F_RX_VLAN;
1161 : 0 : rxq->offloads &= ~RTE_ETH_RX_OFFLOAD_VLAN_STRIP;
1162 : : }
1163 : : }
1164 : :
1165 : : static void
1166 : 0 : txgbe_vlan_hw_strip_disable(struct rte_eth_dev *dev, uint16_t queue)
1167 : : {
1168 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1169 : : uint32_t ctrl;
1170 : :
1171 : 0 : PMD_INIT_FUNC_TRACE();
1172 : :
1173 : 0 : ctrl = rd32(hw, TXGBE_RXCFG(queue));
1174 : 0 : ctrl &= ~TXGBE_RXCFG_VLAN;
1175 : : wr32(hw, TXGBE_RXCFG(queue), ctrl);
1176 : :
1177 : : /* record those setting for HW strip per queue */
1178 : 0 : txgbe_vlan_hw_strip_bitmap_set(dev, queue, 0);
1179 : 0 : }
1180 : :
1181 : : static void
1182 : 0 : txgbe_vlan_hw_strip_enable(struct rte_eth_dev *dev, uint16_t queue)
1183 : : {
1184 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1185 : : uint32_t ctrl;
1186 : :
1187 : 0 : PMD_INIT_FUNC_TRACE();
1188 : :
1189 : 0 : ctrl = rd32(hw, TXGBE_RXCFG(queue));
1190 : 0 : ctrl |= TXGBE_RXCFG_VLAN;
1191 : : wr32(hw, TXGBE_RXCFG(queue), ctrl);
1192 : :
1193 : : /* record those setting for HW strip per queue */
1194 : 0 : txgbe_vlan_hw_strip_bitmap_set(dev, queue, 1);
1195 : 0 : }
1196 : :
1197 : : static void
1198 : 0 : txgbe_vlan_hw_extend_disable(struct rte_eth_dev *dev)
1199 : : {
1200 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1201 : : uint32_t ctrl;
1202 : :
1203 : 0 : PMD_INIT_FUNC_TRACE();
1204 : :
1205 : : ctrl = rd32(hw, TXGBE_PORTCTL);
1206 : 0 : ctrl &= ~TXGBE_PORTCTL_VLANEXT;
1207 : : wr32(hw, TXGBE_PORTCTL, ctrl);
1208 : 0 : }
1209 : :
1210 : : static void
1211 : 0 : txgbe_vlan_hw_extend_enable(struct rte_eth_dev *dev)
1212 : : {
1213 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1214 : : uint32_t ctrl;
1215 : :
1216 : 0 : PMD_INIT_FUNC_TRACE();
1217 : :
1218 : : ctrl = rd32(hw, TXGBE_PORTCTL);
1219 : 0 : ctrl |= TXGBE_PORTCTL_VLANEXT;
1220 : : wr32(hw, TXGBE_PORTCTL, ctrl);
1221 : 0 : }
1222 : :
1223 : : static void
1224 : 0 : txgbe_qinq_hw_strip_disable(struct rte_eth_dev *dev)
1225 : : {
1226 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1227 : : uint32_t ctrl;
1228 : :
1229 : 0 : PMD_INIT_FUNC_TRACE();
1230 : :
1231 : : ctrl = rd32(hw, TXGBE_PORTCTL);
1232 : 0 : ctrl &= ~TXGBE_PORTCTL_QINQ;
1233 : : wr32(hw, TXGBE_PORTCTL, ctrl);
1234 : 0 : }
1235 : :
1236 : : static void
1237 : 0 : txgbe_qinq_hw_strip_enable(struct rte_eth_dev *dev)
1238 : : {
1239 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1240 : : uint32_t ctrl;
1241 : :
1242 : 0 : PMD_INIT_FUNC_TRACE();
1243 : :
1244 : : ctrl = rd32(hw, TXGBE_PORTCTL);
1245 : 0 : ctrl |= TXGBE_PORTCTL_QINQ | TXGBE_PORTCTL_VLANEXT;
1246 : : wr32(hw, TXGBE_PORTCTL, ctrl);
1247 : 0 : }
1248 : :
1249 : : void
1250 : 0 : txgbe_vlan_hw_strip_config(struct rte_eth_dev *dev)
1251 : : {
1252 : : struct txgbe_rx_queue *rxq;
1253 : : uint16_t i;
1254 : :
1255 : 0 : PMD_INIT_FUNC_TRACE();
1256 : :
1257 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
1258 : 0 : rxq = dev->data->rx_queues[i];
1259 : :
1260 [ # # ]: 0 : if (rxq->offloads & RTE_ETH_RX_OFFLOAD_VLAN_STRIP)
1261 : 0 : txgbe_vlan_strip_queue_set(dev, i, 1);
1262 : : else
1263 : 0 : txgbe_vlan_strip_queue_set(dev, i, 0);
1264 : : }
1265 : 0 : }
1266 : :
1267 : : void
1268 : 0 : txgbe_config_vlan_strip_on_all_queues(struct rte_eth_dev *dev, int mask)
1269 : : {
1270 : : uint16_t i;
1271 : : struct rte_eth_rxmode *rxmode;
1272 : : struct txgbe_rx_queue *rxq;
1273 : :
1274 [ # # ]: 0 : if (mask & RTE_ETH_VLAN_STRIP_MASK) {
1275 : 0 : rxmode = &dev->data->dev_conf.rxmode;
1276 [ # # ]: 0 : if (rxmode->offloads & RTE_ETH_RX_OFFLOAD_VLAN_STRIP)
1277 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
1278 : 0 : rxq = dev->data->rx_queues[i];
1279 : 0 : rxq->offloads |= RTE_ETH_RX_OFFLOAD_VLAN_STRIP;
1280 : : }
1281 : : else
1282 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
1283 : 0 : rxq = dev->data->rx_queues[i];
1284 : 0 : rxq->offloads &= ~RTE_ETH_RX_OFFLOAD_VLAN_STRIP;
1285 : : }
1286 : : }
1287 : 0 : }
1288 : :
1289 : : static int
1290 : 0 : txgbe_vlan_offload_config(struct rte_eth_dev *dev, int mask)
1291 : : {
1292 : : struct rte_eth_rxmode *rxmode;
1293 : 0 : rxmode = &dev->data->dev_conf.rxmode;
1294 : :
1295 [ # # ]: 0 : if (mask & RTE_ETH_VLAN_STRIP_MASK)
1296 : 0 : txgbe_vlan_hw_strip_config(dev);
1297 : :
1298 [ # # ]: 0 : if (mask & RTE_ETH_VLAN_FILTER_MASK) {
1299 [ # # ]: 0 : if (rxmode->offloads & RTE_ETH_RX_OFFLOAD_VLAN_FILTER)
1300 : 0 : txgbe_vlan_hw_filter_enable(dev);
1301 : : else
1302 : 0 : txgbe_vlan_hw_filter_disable(dev);
1303 : : }
1304 : :
1305 [ # # ]: 0 : if (mask & RTE_ETH_VLAN_EXTEND_MASK) {
1306 [ # # ]: 0 : if (rxmode->offloads & RTE_ETH_RX_OFFLOAD_VLAN_EXTEND)
1307 : 0 : txgbe_vlan_hw_extend_enable(dev);
1308 : : else
1309 : 0 : txgbe_vlan_hw_extend_disable(dev);
1310 : : }
1311 : :
1312 [ # # ]: 0 : if (mask & RTE_ETH_QINQ_STRIP_MASK) {
1313 [ # # ]: 0 : if (rxmode->offloads & RTE_ETH_RX_OFFLOAD_QINQ_STRIP)
1314 : 0 : txgbe_qinq_hw_strip_enable(dev);
1315 : : else
1316 : 0 : txgbe_qinq_hw_strip_disable(dev);
1317 : : }
1318 : :
1319 : 0 : return 0;
1320 : : }
1321 : :
1322 : : static int
1323 : 0 : txgbe_vlan_offload_set(struct rte_eth_dev *dev, int mask)
1324 : : {
1325 : 0 : txgbe_config_vlan_strip_on_all_queues(dev, mask);
1326 : :
1327 : 0 : txgbe_vlan_offload_config(dev, mask);
1328 : :
1329 : 0 : return 0;
1330 : : }
1331 : :
1332 : : static void
1333 : : txgbe_vmdq_vlan_hw_filter_enable(struct rte_eth_dev *dev)
1334 : : {
1335 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1336 : : /* VLNCTL: enable vlan filtering and allow all vlan tags through */
1337 : : uint32_t vlanctrl = rd32(hw, TXGBE_VLANCTL);
1338 : :
1339 : 0 : vlanctrl |= TXGBE_VLANCTL_VFE; /* enable vlan filters */
1340 : : wr32(hw, TXGBE_VLANCTL, vlanctrl);
1341 : 0 : }
1342 : :
1343 : : static int
1344 : : txgbe_check_vf_rss_rxq_num(struct rte_eth_dev *dev, uint16_t nb_rx_q)
1345 : : {
1346 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
1347 : :
1348 [ # # # ]: 0 : switch (nb_rx_q) {
1349 : 0 : case 1:
1350 : : case 2:
1351 : 0 : RTE_ETH_DEV_SRIOV(dev).active = RTE_ETH_64_POOLS;
1352 : 0 : break;
1353 : 0 : case 4:
1354 : 0 : RTE_ETH_DEV_SRIOV(dev).active = RTE_ETH_32_POOLS;
1355 : 0 : break;
1356 : : default:
1357 : : return -EINVAL;
1358 : : }
1359 : :
1360 : 0 : RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool =
1361 : 0 : TXGBE_MAX_RX_QUEUE_NUM / RTE_ETH_DEV_SRIOV(dev).active;
1362 : 0 : RTE_ETH_DEV_SRIOV(dev).def_pool_q_idx =
1363 : 0 : pci_dev->max_vfs * RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool;
1364 : : return 0;
1365 : : }
1366 : :
1367 : : static int
1368 : 0 : txgbe_check_mq_mode(struct rte_eth_dev *dev)
1369 : : {
1370 : 0 : struct rte_eth_conf *dev_conf = &dev->data->dev_conf;
1371 : 0 : uint16_t nb_rx_q = dev->data->nb_rx_queues;
1372 : 0 : uint16_t nb_tx_q = dev->data->nb_tx_queues;
1373 : :
1374 [ # # ]: 0 : if (RTE_ETH_DEV_SRIOV(dev).active != 0) {
1375 : : /* check multi-queue mode */
1376 [ # # # # : 0 : switch (dev_conf->rxmode.mq_mode) {
# ]
1377 : 0 : case RTE_ETH_MQ_RX_VMDQ_DCB:
1378 : 0 : PMD_INIT_LOG(INFO, "RTE_ETH_MQ_RX_VMDQ_DCB mode supported in SRIOV");
1379 : 0 : break;
1380 : 0 : case RTE_ETH_MQ_RX_VMDQ_DCB_RSS:
1381 : : /* DCB/RSS VMDQ in SRIOV mode, not implement yet */
1382 : 0 : PMD_INIT_LOG(ERR, "SRIOV active,"
1383 : : " unsupported mq_mode rx %d.",
1384 : : dev_conf->rxmode.mq_mode);
1385 : 0 : return -EINVAL;
1386 : 0 : case RTE_ETH_MQ_RX_RSS:
1387 : : case RTE_ETH_MQ_RX_VMDQ_RSS:
1388 : 0 : dev->data->dev_conf.rxmode.mq_mode = RTE_ETH_MQ_RX_VMDQ_RSS;
1389 [ # # ]: 0 : if (nb_rx_q <= RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool)
1390 : : if (txgbe_check_vf_rss_rxq_num(dev, nb_rx_q)) {
1391 : 0 : PMD_INIT_LOG(ERR, "SRIOV is active,"
1392 : : " invalid queue number"
1393 : : " for VMDQ RSS, allowed"
1394 : : " value are 1, 2 or 4.");
1395 : 0 : return -EINVAL;
1396 : : }
1397 : : break;
1398 : 0 : case RTE_ETH_MQ_RX_VMDQ_ONLY:
1399 : : case RTE_ETH_MQ_RX_NONE:
1400 : : /* if nothing mq mode configure, use default scheme */
1401 : 0 : dev->data->dev_conf.rxmode.mq_mode =
1402 : : RTE_ETH_MQ_RX_VMDQ_ONLY;
1403 : 0 : break;
1404 : 0 : default: /* RTE_ETH_MQ_RX_DCB, RTE_ETH_MQ_RX_DCB_RSS or RTE_ETH_MQ_TX_DCB*/
1405 : : /* SRIOV only works in VMDq enable mode */
1406 : 0 : PMD_INIT_LOG(ERR, "SRIOV is active,"
1407 : : " wrong mq_mode rx %d.",
1408 : : dev_conf->rxmode.mq_mode);
1409 : 0 : return -EINVAL;
1410 : : }
1411 : :
1412 [ # # ]: 0 : switch (dev_conf->txmode.mq_mode) {
1413 : 0 : case RTE_ETH_MQ_TX_VMDQ_DCB:
1414 : 0 : PMD_INIT_LOG(INFO, "RTE_ETH_MQ_TX_VMDQ_DCB mode supported in SRIOV");
1415 : 0 : dev->data->dev_conf.txmode.mq_mode = RTE_ETH_MQ_TX_VMDQ_DCB;
1416 : 0 : break;
1417 : 0 : default: /* RTE_ETH_MQ_TX_VMDQ_ONLY or RTE_ETH_MQ_TX_NONE */
1418 : 0 : dev->data->dev_conf.txmode.mq_mode =
1419 : : RTE_ETH_MQ_TX_VMDQ_ONLY;
1420 : 0 : break;
1421 : : }
1422 : :
1423 : : /* check valid queue number */
1424 [ # # # # ]: 0 : if ((nb_rx_q > RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool) ||
1425 : : (nb_tx_q > RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool)) {
1426 : 0 : PMD_INIT_LOG(ERR, "SRIOV is active,"
1427 : : " nb_rx_q=%d nb_tx_q=%d queue number"
1428 : : " must be less than or equal to %d.",
1429 : : nb_rx_q, nb_tx_q,
1430 : : RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool);
1431 : 0 : return -EINVAL;
1432 : : }
1433 : : } else {
1434 [ # # ]: 0 : if (dev_conf->rxmode.mq_mode == RTE_ETH_MQ_RX_VMDQ_DCB_RSS) {
1435 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB+RSS mq_mode is"
1436 : : " not supported.");
1437 : 0 : return -EINVAL;
1438 : : }
1439 : : /* check configuration for vmdb+dcb mode */
1440 [ # # ]: 0 : if (dev_conf->rxmode.mq_mode == RTE_ETH_MQ_RX_VMDQ_DCB) {
1441 : : const struct rte_eth_vmdq_dcb_conf *conf;
1442 : :
1443 [ # # ]: 0 : if (nb_rx_q != TXGBE_VMDQ_DCB_NB_QUEUES) {
1444 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB, nb_rx_q != %d.",
1445 : : TXGBE_VMDQ_DCB_NB_QUEUES);
1446 : 0 : return -EINVAL;
1447 : : }
1448 : : conf = &dev_conf->rx_adv_conf.vmdq_dcb_conf;
1449 [ # # ]: 0 : if (!(conf->nb_queue_pools == RTE_ETH_16_POOLS ||
1450 : : conf->nb_queue_pools == RTE_ETH_32_POOLS)) {
1451 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB selected,"
1452 : : " nb_queue_pools must be %d or %d.",
1453 : : RTE_ETH_16_POOLS, RTE_ETH_32_POOLS);
1454 : 0 : return -EINVAL;
1455 : : }
1456 : : }
1457 [ # # ]: 0 : if (dev_conf->txmode.mq_mode == RTE_ETH_MQ_TX_VMDQ_DCB) {
1458 : : const struct rte_eth_vmdq_dcb_tx_conf *conf;
1459 : :
1460 [ # # ]: 0 : if (nb_tx_q != TXGBE_VMDQ_DCB_NB_QUEUES) {
1461 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB, nb_tx_q != %d",
1462 : : TXGBE_VMDQ_DCB_NB_QUEUES);
1463 : 0 : return -EINVAL;
1464 : : }
1465 : : conf = &dev_conf->tx_adv_conf.vmdq_dcb_tx_conf;
1466 [ # # ]: 0 : if (!(conf->nb_queue_pools == RTE_ETH_16_POOLS ||
1467 : : conf->nb_queue_pools == RTE_ETH_32_POOLS)) {
1468 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB selected,"
1469 : : " nb_queue_pools != %d and"
1470 : : " nb_queue_pools != %d.",
1471 : : RTE_ETH_16_POOLS, RTE_ETH_32_POOLS);
1472 : 0 : return -EINVAL;
1473 : : }
1474 : : }
1475 : :
1476 : : /* For DCB mode check our configuration before we go further */
1477 [ # # ]: 0 : if (dev_conf->rxmode.mq_mode == RTE_ETH_MQ_RX_DCB) {
1478 : : const struct rte_eth_dcb_rx_conf *conf;
1479 : :
1480 : : conf = &dev_conf->rx_adv_conf.dcb_rx_conf;
1481 [ # # ]: 0 : if (!(conf->nb_tcs == RTE_ETH_4_TCS ||
1482 : : conf->nb_tcs == RTE_ETH_8_TCS)) {
1483 : 0 : PMD_INIT_LOG(ERR, "DCB selected, nb_tcs != %d"
1484 : : " and nb_tcs != %d.",
1485 : : RTE_ETH_4_TCS, RTE_ETH_8_TCS);
1486 : 0 : return -EINVAL;
1487 : : }
1488 : : }
1489 : :
1490 [ # # ]: 0 : if (dev_conf->txmode.mq_mode == RTE_ETH_MQ_TX_DCB) {
1491 : : const struct rte_eth_dcb_tx_conf *conf;
1492 : :
1493 : : conf = &dev_conf->tx_adv_conf.dcb_tx_conf;
1494 [ # # ]: 0 : if (!(conf->nb_tcs == RTE_ETH_4_TCS ||
1495 : : conf->nb_tcs == RTE_ETH_8_TCS)) {
1496 : 0 : PMD_INIT_LOG(ERR, "DCB selected, nb_tcs != %d"
1497 : : " and nb_tcs != %d.",
1498 : : RTE_ETH_4_TCS, RTE_ETH_8_TCS);
1499 : 0 : return -EINVAL;
1500 : : }
1501 : : }
1502 : :
1503 : : /*
1504 : : * When DCB/VT is off, maximum number of queues changes
1505 : : */
1506 [ # # ]: 0 : if (dev_conf->txmode.mq_mode == RTE_ETH_MQ_TX_NONE) {
1507 [ # # ]: 0 : if (nb_tx_q > TXGBE_NONE_MODE_TX_NB_QUEUES) {
1508 : 0 : PMD_INIT_LOG(ERR,
1509 : : "Neither VT nor DCB are enabled, "
1510 : : "nb_tx_q > %d.",
1511 : : TXGBE_NONE_MODE_TX_NB_QUEUES);
1512 : 0 : return -EINVAL;
1513 : : }
1514 : : }
1515 : : }
1516 : : return 0;
1517 : : }
1518 : :
1519 : : static int
1520 : 0 : txgbe_dev_configure(struct rte_eth_dev *dev)
1521 : : {
1522 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
1523 : : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
1524 : : int ret;
1525 : :
1526 : 0 : PMD_INIT_FUNC_TRACE();
1527 : :
1528 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.mq_mode & RTE_ETH_MQ_RX_RSS_FLAG)
1529 : 0 : dev->data->dev_conf.rxmode.offloads |= RTE_ETH_RX_OFFLOAD_RSS_HASH;
1530 : :
1531 : : /* multiple queue mode checking */
1532 : 0 : ret = txgbe_check_mq_mode(dev);
1533 [ # # ]: 0 : if (ret != 0) {
1534 : 0 : PMD_DRV_LOG(ERR, "txgbe_check_mq_mode fails with %d.",
1535 : : ret);
1536 : 0 : return ret;
1537 : : }
1538 : :
1539 : : /* set flag to update link status after init */
1540 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
1541 : :
1542 : : /*
1543 : : * Initialize to TRUE. If any of Rx queues doesn't meet the bulk
1544 : : * allocation Rx preconditions we will reset it.
1545 : : */
1546 : 0 : adapter->rx_bulk_alloc_allowed = true;
1547 : :
1548 : 0 : return 0;
1549 : : }
1550 : :
1551 : 0 : static void txgbe_reinit_gpio_intr(struct txgbe_hw *hw)
1552 : : {
1553 : : u32 reg;
1554 : :
1555 : : wr32(hw, TXGBE_GPIOINTMASK, 0xFF);
1556 : : reg = rd32(hw, TXGBE_GPIORAWINTSTAT);
1557 : :
1558 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_2)
1559 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_2);
1560 : :
1561 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_3)
1562 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_3);
1563 : :
1564 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_6)
1565 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_6);
1566 : :
1567 : : wr32(hw, TXGBE_GPIOINTMASK, 0);
1568 : 0 : }
1569 : :
1570 : : static void
1571 : 0 : txgbe_dev_phy_intr_setup(struct rte_eth_dev *dev)
1572 : : {
1573 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1574 : : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
1575 : 0 : u8 device_type = hw->subsystem_device_id & 0xF0;
1576 : : uint32_t gpie;
1577 : :
1578 : 0 : if (device_type != TXGBE_DEV_ID_MAC_XAUI &&
1579 [ # # ]: 0 : device_type != TXGBE_DEV_ID_MAC_SGMII) {
1580 : : gpie = rd32(hw, TXGBE_GPIOINTEN);
1581 : 0 : gpie |= TXGBE_GPIOBIT_2 | TXGBE_GPIOBIT_3 | TXGBE_GPIOBIT_6;
1582 : : wr32(hw, TXGBE_GPIOINTEN, gpie);
1583 : :
1584 : : gpie = rd32(hw, TXGBE_GPIOINTTYPE);
1585 : 0 : gpie |= TXGBE_GPIOBIT_2 | TXGBE_GPIOBIT_3 | TXGBE_GPIOBIT_6;
1586 : : wr32(hw, TXGBE_GPIOINTTYPE, gpie);
1587 : : }
1588 : :
1589 : 0 : intr->mask_misc |= TXGBE_ICRMISC_GPIO;
1590 : 0 : intr->mask_misc |= TXGBE_ICRMISC_ANDONE;
1591 : 0 : intr->mask_misc |= TXGBE_ICRMISC_HEAT;
1592 : 0 : }
1593 : :
1594 : : int
1595 : 0 : txgbe_set_vf_rate_limit(struct rte_eth_dev *dev, uint16_t vf,
1596 : : uint16_t tx_rate, uint64_t q_msk)
1597 : : {
1598 : : struct txgbe_hw *hw;
1599 : : struct txgbe_vf_info *vfinfo;
1600 : : struct rte_eth_link link;
1601 : : uint8_t nb_q_per_pool;
1602 : : uint32_t queue_stride;
1603 : : uint32_t queue_idx, idx = 0, vf_idx;
1604 : : uint32_t queue_end;
1605 : : uint16_t total_rate = 0;
1606 : : struct rte_pci_device *pci_dev;
1607 : : int ret;
1608 : :
1609 : 0 : pci_dev = RTE_ETH_DEV_TO_PCI(dev);
1610 : 0 : ret = rte_eth_link_get_nowait(dev->data->port_id, &link);
1611 [ # # ]: 0 : if (ret < 0)
1612 : : return ret;
1613 : :
1614 [ # # ]: 0 : if (vf >= pci_dev->max_vfs)
1615 : : return -EINVAL;
1616 : :
1617 [ # # ]: 0 : if (tx_rate > link.link_speed)
1618 : : return -EINVAL;
1619 : :
1620 [ # # ]: 0 : if (q_msk == 0)
1621 : : return 0;
1622 : :
1623 : 0 : hw = TXGBE_DEV_HW(dev);
1624 : 0 : vfinfo = *(TXGBE_DEV_VFDATA(dev));
1625 : 0 : nb_q_per_pool = RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool;
1626 : 0 : queue_stride = TXGBE_MAX_RX_QUEUE_NUM / RTE_ETH_DEV_SRIOV(dev).active;
1627 : 0 : queue_idx = vf * queue_stride;
1628 : 0 : queue_end = queue_idx + nb_q_per_pool - 1;
1629 [ # # ]: 0 : if (queue_end >= hw->mac.max_tx_queues)
1630 : : return -EINVAL;
1631 : :
1632 [ # # ]: 0 : if (vfinfo) {
1633 [ # # ]: 0 : for (vf_idx = 0; vf_idx < pci_dev->max_vfs; vf_idx++) {
1634 [ # # ]: 0 : if (vf_idx == vf)
1635 : 0 : continue;
1636 [ # # ]: 0 : for (idx = 0; idx < RTE_DIM(vfinfo[vf_idx].tx_rate);
1637 : 0 : idx++)
1638 : 0 : total_rate += vfinfo[vf_idx].tx_rate[idx];
1639 : : }
1640 : : } else {
1641 : : return -EINVAL;
1642 : : }
1643 : :
1644 : : /* Store tx_rate for this vf. */
1645 [ # # ]: 0 : for (idx = 0; idx < nb_q_per_pool; idx++) {
1646 [ # # ]: 0 : if (((uint64_t)0x1 << idx) & q_msk) {
1647 [ # # ]: 0 : if (vfinfo[vf].tx_rate[idx] != tx_rate)
1648 : 0 : vfinfo[vf].tx_rate[idx] = tx_rate;
1649 : 0 : total_rate += tx_rate;
1650 : : }
1651 : : }
1652 : :
1653 [ # # ]: 0 : if (total_rate > dev->data->dev_link.link_speed) {
1654 : : /* Reset stored TX rate of the VF if it causes exceed
1655 : : * link speed.
1656 : : */
1657 : 0 : memset(vfinfo[vf].tx_rate, 0, sizeof(vfinfo[vf].tx_rate));
1658 : 0 : return -EINVAL;
1659 : : }
1660 : :
1661 : : /* Set ARBTXRATE of each queue/pool for vf X */
1662 [ # # ]: 0 : for (; queue_idx <= queue_end; queue_idx++) {
1663 [ # # ]: 0 : if (0x1 & q_msk)
1664 : 0 : txgbe_set_queue_rate_limit(dev, queue_idx, tx_rate);
1665 : 0 : q_msk = q_msk >> 1;
1666 : : }
1667 : :
1668 : : return 0;
1669 : : }
1670 : :
1671 : : /*
1672 : : * Configure device link speed and setup link.
1673 : : * It returns 0 on success.
1674 : : */
1675 : : static int
1676 : 0 : txgbe_dev_start(struct rte_eth_dev *dev)
1677 : : {
1678 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1679 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
1680 : 0 : struct txgbe_vf_info *vfinfo = *TXGBE_DEV_VFDATA(dev);
1681 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
1682 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
1683 : : uint32_t intr_vector = 0;
1684 : : int err;
1685 : 0 : bool link_up = false, negotiate = 0;
1686 : 0 : uint32_t speed = 0;
1687 : : uint32_t allowed_speeds = 0;
1688 : : int mask = 0;
1689 : : int status;
1690 : : uint16_t vf, idx;
1691 : : uint32_t *link_speeds;
1692 : : struct txgbe_tm_conf *tm_conf = TXGBE_DEV_TM_CONF(dev);
1693 : :
1694 : 0 : PMD_INIT_FUNC_TRACE();
1695 : :
1696 : : /* Stop the link setup handler before resetting the HW. */
1697 : 0 : rte_eal_alarm_cancel(txgbe_dev_detect_sfp, dev);
1698 : 0 : txgbe_dev_wait_setup_link_complete(dev, 0);
1699 : :
1700 : : /* disable uio/vfio intr/eventfd mapping */
1701 : 0 : rte_intr_disable(intr_handle);
1702 : :
1703 : : /* stop adapter */
1704 : 0 : hw->adapter_stopped = 0;
1705 : 0 : txgbe_stop_hw(hw);
1706 : :
1707 : : /* reinitialize adapter
1708 : : * this calls reset and start
1709 : : */
1710 : 0 : hw->nb_rx_queues = dev->data->nb_rx_queues;
1711 : 0 : hw->nb_tx_queues = dev->data->nb_tx_queues;
1712 : 0 : status = txgbe_pf_reset_hw(hw);
1713 [ # # ]: 0 : if (status != 0)
1714 : : return -1;
1715 : 0 : hw->mac.start_hw(hw);
1716 : 0 : hw->mac.get_link_status = true;
1717 : 0 : hw->dev_start = true;
1718 : :
1719 : : /* workaround for GPIO intr lost when mng_veto bit is set */
1720 [ # # ]: 0 : if (txgbe_check_reset_blocked(hw))
1721 : 0 : txgbe_reinit_gpio_intr(hw);
1722 : :
1723 : : /* configure PF module if SRIOV enabled */
1724 : 0 : txgbe_pf_host_configure(dev);
1725 : :
1726 : 0 : txgbe_dev_phy_intr_setup(dev);
1727 : :
1728 : : /* check and configure queue intr-vector mapping */
1729 [ # # ]: 0 : if ((rte_intr_cap_multiple(intr_handle) ||
1730 [ # # ]: 0 : !RTE_ETH_DEV_SRIOV(dev).active) &&
1731 [ # # ]: 0 : dev->data->dev_conf.intr_conf.rxq != 0) {
1732 : 0 : intr_vector = dev->data->nb_rx_queues;
1733 [ # # ]: 0 : if (rte_intr_efd_enable(intr_handle, intr_vector))
1734 : : return -1;
1735 : : }
1736 : :
1737 [ # # ]: 0 : if (rte_intr_dp_is_en(intr_handle)) {
1738 [ # # ]: 0 : if (rte_intr_vec_list_alloc(intr_handle, "intr_vec",
1739 : 0 : dev->data->nb_rx_queues)) {
1740 : 0 : PMD_INIT_LOG(ERR, "Failed to allocate %d rx_queues"
1741 : : " intr_vec", dev->data->nb_rx_queues);
1742 : 0 : return -ENOMEM;
1743 : : }
1744 : : }
1745 : : /* configure msix for sleep until rx interrupt */
1746 : 0 : txgbe_configure_msix(dev);
1747 : :
1748 : : /* initialize transmission unit */
1749 : 0 : txgbe_dev_tx_init(dev);
1750 : :
1751 : : /* This can fail when allocating mbufs for descriptor rings */
1752 : 0 : err = txgbe_dev_rx_init(dev);
1753 [ # # ]: 0 : if (err) {
1754 : 0 : PMD_INIT_LOG(ERR, "Unable to initialize RX hardware");
1755 : 0 : goto error;
1756 : : }
1757 : :
1758 : : mask = RTE_ETH_VLAN_STRIP_MASK | RTE_ETH_VLAN_FILTER_MASK |
1759 : : RTE_ETH_VLAN_EXTEND_MASK;
1760 : 0 : err = txgbe_vlan_offload_config(dev, mask);
1761 [ # # ]: 0 : if (err) {
1762 : 0 : PMD_INIT_LOG(ERR, "Unable to set VLAN offload");
1763 : 0 : goto error;
1764 : : }
1765 : :
1766 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.mq_mode == RTE_ETH_MQ_RX_VMDQ_ONLY) {
1767 : : /* Enable vlan filtering for VMDq */
1768 : : txgbe_vmdq_vlan_hw_filter_enable(dev);
1769 : : }
1770 : :
1771 : : /* Configure DCB hw */
1772 : 0 : txgbe_configure_pb(dev);
1773 : 0 : txgbe_configure_port(dev);
1774 : 0 : txgbe_configure_dcb(dev);
1775 : :
1776 [ # # ]: 0 : if (TXGBE_DEV_FDIR_CONF(dev)->mode != RTE_FDIR_MODE_NONE) {
1777 : 0 : err = txgbe_fdir_configure(dev);
1778 [ # # ]: 0 : if (err)
1779 : 0 : goto error;
1780 : : }
1781 : :
1782 : : /* Restore vf rate limit */
1783 [ # # ]: 0 : if (vfinfo != NULL) {
1784 [ # # ]: 0 : for (vf = 0; vf < pci_dev->max_vfs; vf++)
1785 [ # # ]: 0 : for (idx = 0; idx < TXGBE_MAX_QUEUE_NUM_PER_VF; idx++)
1786 [ # # ]: 0 : if (vfinfo[vf].tx_rate[idx] != 0)
1787 : 0 : txgbe_set_vf_rate_limit(dev, vf,
1788 : : vfinfo[vf].tx_rate[idx],
1789 : 0 : 1 << idx);
1790 : : }
1791 : :
1792 : 0 : err = txgbe_dev_rxtx_start(dev);
1793 [ # # ]: 0 : if (err < 0) {
1794 : 0 : PMD_INIT_LOG(ERR, "Unable to start rxtx queues");
1795 : 0 : goto error;
1796 : : }
1797 : :
1798 : : /* Skip link setup if loopback mode is enabled. */
1799 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_raptor &&
1800 [ # # ]: 0 : dev->data->dev_conf.lpbk_mode)
1801 : 0 : goto skip_link_setup;
1802 : :
1803 [ # # ]: 0 : if (txgbe_is_sfp(hw) && hw->phy.multispeed_fiber) {
1804 : 0 : err = hw->mac.setup_sfp(hw);
1805 [ # # ]: 0 : if (err)
1806 : 0 : goto error;
1807 : : }
1808 : :
1809 [ # # ]: 0 : if (hw->phy.media_type == txgbe_media_type_copper) {
1810 : : /* Turn on the copper */
1811 : 0 : hw->phy.set_phy_power(hw, true);
1812 : : } else {
1813 : : /* Turn on the laser */
1814 : 0 : hw->mac.enable_tx_laser(hw);
1815 : : }
1816 : :
1817 [ # # ]: 0 : if ((hw->subsystem_device_id & 0xFF) != TXGBE_DEV_ID_KR_KX_KX4)
1818 : 0 : err = hw->mac.check_link(hw, &speed, &link_up, 0);
1819 [ # # ]: 0 : if (err)
1820 : 0 : goto error;
1821 : 0 : dev->data->dev_link.link_status = link_up;
1822 : :
1823 : 0 : err = hw->mac.get_link_capabilities(hw, &speed, &negotiate);
1824 [ # # ]: 0 : if (err)
1825 : 0 : goto error;
1826 : :
1827 : : allowed_speeds = RTE_ETH_LINK_SPEED_100M | RTE_ETH_LINK_SPEED_1G |
1828 : : RTE_ETH_LINK_SPEED_10G;
1829 : :
1830 : 0 : link_speeds = &dev->data->dev_conf.link_speeds;
1831 [ # # ]: 0 : if (((*link_speeds) >> 1) & ~(allowed_speeds >> 1)) {
1832 : 0 : PMD_INIT_LOG(ERR, "Invalid link setting");
1833 : 0 : goto error;
1834 : : }
1835 : :
1836 : 0 : speed = 0x0;
1837 [ # # ]: 0 : if (*link_speeds == RTE_ETH_LINK_SPEED_AUTONEG) {
1838 : 0 : speed = (TXGBE_LINK_SPEED_100M_FULL |
1839 : : TXGBE_LINK_SPEED_1GB_FULL |
1840 : : TXGBE_LINK_SPEED_10GB_FULL);
1841 : 0 : hw->autoneg = true;
1842 : : } else {
1843 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_10G)
1844 : 0 : speed |= TXGBE_LINK_SPEED_10GB_FULL;
1845 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_5G)
1846 : 0 : speed |= TXGBE_LINK_SPEED_5GB_FULL;
1847 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_2_5G)
1848 : 0 : speed |= TXGBE_LINK_SPEED_2_5GB_FULL;
1849 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_1G)
1850 : 0 : speed |= TXGBE_LINK_SPEED_1GB_FULL;
1851 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_100M)
1852 : 0 : speed |= TXGBE_LINK_SPEED_100M_FULL;
1853 : 0 : hw->autoneg = false;
1854 : : }
1855 : :
1856 : 0 : err = hw->mac.setup_link(hw, speed, link_up);
1857 [ # # ]: 0 : if (err)
1858 : 0 : goto error;
1859 : :
1860 : 0 : skip_link_setup:
1861 : :
1862 [ # # ]: 0 : if (rte_intr_allow_others(intr_handle)) {
1863 : : txgbe_dev_misc_interrupt_setup(dev);
1864 : : /* check if lsc interrupt is enabled */
1865 : 0 : if (dev->data->dev_conf.intr_conf.lsc != 0)
1866 : 0 : txgbe_dev_lsc_interrupt_setup(dev, TRUE);
1867 : : else
1868 : 0 : txgbe_dev_lsc_interrupt_setup(dev, FALSE);
1869 : : txgbe_dev_macsec_interrupt_setup(dev);
1870 : 0 : txgbe_set_ivar_map(hw, -1, 1, TXGBE_MISC_VEC_ID);
1871 : : } else {
1872 : 0 : rte_intr_callback_unregister(intr_handle,
1873 : : txgbe_dev_interrupt_handler, dev);
1874 [ # # ]: 0 : if (dev->data->dev_conf.intr_conf.lsc != 0)
1875 : 0 : PMD_INIT_LOG(INFO, "lsc won't enable because of"
1876 : : " no intr multiplex");
1877 : : }
1878 : :
1879 : : /* check if rxq interrupt is enabled */
1880 [ # # # # ]: 0 : if (dev->data->dev_conf.intr_conf.rxq != 0 &&
1881 : 0 : rte_intr_dp_is_en(intr_handle))
1882 : : txgbe_dev_rxq_interrupt_setup(dev);
1883 : :
1884 : : /* enable uio/vfio intr/eventfd mapping */
1885 : 0 : rte_intr_enable(intr_handle);
1886 : :
1887 : : /* resume enabled intr since hw reset */
1888 : 0 : txgbe_enable_intr(dev);
1889 : 0 : txgbe_l2_tunnel_conf(dev);
1890 : 0 : txgbe_filter_restore(dev);
1891 : :
1892 [ # # # # ]: 0 : if (tm_conf->root && !tm_conf->committed)
1893 : 0 : PMD_DRV_LOG(WARNING,
1894 : : "please call hierarchy_commit() "
1895 : : "before starting the port");
1896 : :
1897 : : /*
1898 : : * Update link status right before return, because it may
1899 : : * start link configuration process in a separate thread.
1900 : : */
1901 : : txgbe_dev_link_update(dev, 0);
1902 : :
1903 : : wr32m(hw, TXGBE_LEDCTL, 0xFFFFFFFF, TXGBE_LEDCTL_ORD_MASK);
1904 : :
1905 : 0 : txgbe_read_stats_registers(hw, hw_stats);
1906 : 0 : hw->offset_loaded = 1;
1907 : :
1908 : 0 : return 0;
1909 : :
1910 : 0 : error:
1911 : 0 : PMD_INIT_LOG(ERR, "failure in dev start: %d", err);
1912 : 0 : txgbe_dev_clear_queues(dev);
1913 : 0 : return -EIO;
1914 : : }
1915 : :
1916 : : /*
1917 : : * Stop device: disable rx and tx functions to allow for reconfiguring.
1918 : : */
1919 : : static int
1920 : 0 : txgbe_dev_stop(struct rte_eth_dev *dev)
1921 : : {
1922 : : struct rte_eth_link link;
1923 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
1924 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1925 : 0 : struct txgbe_vf_info *vfinfo = *TXGBE_DEV_VFDATA(dev);
1926 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
1927 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
1928 : : int vf;
1929 : : struct txgbe_tm_conf *tm_conf = TXGBE_DEV_TM_CONF(dev);
1930 : :
1931 [ # # ]: 0 : if (hw->adapter_stopped)
1932 : 0 : goto out;
1933 : :
1934 : 0 : PMD_INIT_FUNC_TRACE();
1935 : :
1936 : 0 : rte_eal_alarm_cancel(txgbe_dev_detect_sfp, dev);
1937 : 0 : txgbe_dev_wait_setup_link_complete(dev, 0);
1938 : :
1939 : : /* disable interrupts */
1940 : 0 : txgbe_disable_intr(hw);
1941 : :
1942 : : /* workaround for GPIO intr lost when mng_veto bit is set */
1943 [ # # ]: 0 : if (txgbe_check_reset_blocked(hw))
1944 : 0 : txgbe_reinit_gpio_intr(hw);
1945 : :
1946 : : /* reset the NIC */
1947 : 0 : txgbe_pf_reset_hw(hw);
1948 : 0 : hw->adapter_stopped = 0;
1949 : :
1950 : : /* stop adapter */
1951 : 0 : txgbe_stop_hw(hw);
1952 : :
1953 [ # # # # ]: 0 : for (vf = 0; vfinfo != NULL && vf < pci_dev->max_vfs; vf++)
1954 : 0 : vfinfo[vf].clear_to_send = false;
1955 : :
1956 : 0 : txgbe_dev_clear_queues(dev);
1957 : :
1958 : : /* Clear stored conf */
1959 : 0 : dev->data->scattered_rx = 0;
1960 : 0 : dev->data->lro = 0;
1961 : :
1962 : : /* Clear recorded link status */
1963 : : memset(&link, 0, sizeof(link));
1964 : 0 : rte_eth_linkstatus_set(dev, &link);
1965 : :
1966 [ # # ]: 0 : if (!rte_intr_allow_others(intr_handle))
1967 : : /* resume to the default handler */
1968 : 0 : rte_intr_callback_register(intr_handle,
1969 : : txgbe_dev_interrupt_handler,
1970 : : (void *)dev);
1971 : :
1972 : : /* Clean datapath event and queue/vec mapping */
1973 : 0 : rte_intr_efd_disable(intr_handle);
1974 : 0 : rte_intr_vec_list_free(intr_handle);
1975 : :
1976 : : /* reset hierarchy commit */
1977 : 0 : tm_conf->committed = false;
1978 : :
1979 : 0 : adapter->rss_reta_updated = 0;
1980 : : wr32m(hw, TXGBE_LEDCTL, 0xFFFFFFFF, TXGBE_LEDCTL_SEL_MASK);
1981 : :
1982 : 0 : hw->adapter_stopped = true;
1983 : 0 : dev->data->dev_started = 0;
1984 : 0 : hw->dev_start = false;
1985 : :
1986 : 0 : out:
1987 : : /* close phy to prevent reset in dev_close from restarting physical link */
1988 [ # # ]: 0 : if (hw->phy.media_type == txgbe_media_type_copper) {
1989 : : /* Turn off the copper */
1990 : 0 : hw->phy.set_phy_power(hw, false);
1991 : : } else {
1992 : : /* Turn off the laser */
1993 : 0 : hw->mac.disable_tx_laser(hw);
1994 : : }
1995 : :
1996 : 0 : return 0;
1997 : : }
1998 : :
1999 : : /*
2000 : : * Set device link up: enable tx.
2001 : : */
2002 : : static int
2003 : 0 : txgbe_dev_set_link_up(struct rte_eth_dev *dev)
2004 : : {
2005 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2006 : :
2007 [ # # ]: 0 : if (hw->phy.media_type == txgbe_media_type_copper) {
2008 : : /* Turn on the copper */
2009 : 0 : hw->phy.set_phy_power(hw, true);
2010 : : } else {
2011 : : /* Turn on the laser */
2012 : 0 : hw->mac.enable_tx_laser(hw);
2013 : 0 : hw->dev_start = true;
2014 : : txgbe_dev_link_update(dev, 0);
2015 : : }
2016 : :
2017 : 0 : return 0;
2018 : : }
2019 : :
2020 : : /*
2021 : : * Set device link down: disable tx.
2022 : : */
2023 : : static int
2024 : 0 : txgbe_dev_set_link_down(struct rte_eth_dev *dev)
2025 : : {
2026 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2027 : :
2028 [ # # ]: 0 : if (hw->phy.media_type == txgbe_media_type_copper) {
2029 : : /* Turn off the copper */
2030 : 0 : hw->phy.set_phy_power(hw, false);
2031 : : } else {
2032 : : /* Turn off the laser */
2033 : 0 : hw->mac.disable_tx_laser(hw);
2034 : 0 : hw->dev_start = false;
2035 : : txgbe_dev_link_update(dev, 0);
2036 : : }
2037 : :
2038 : 0 : return 0;
2039 : : }
2040 : :
2041 : : /*
2042 : : * Reset and stop device.
2043 : : */
2044 : : static int
2045 : 0 : txgbe_dev_close(struct rte_eth_dev *dev)
2046 : : {
2047 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2048 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
2049 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
2050 : : int retries = 0;
2051 : : int ret;
2052 : :
2053 : 0 : PMD_INIT_FUNC_TRACE();
2054 : :
2055 [ # # ]: 0 : if (rte_eal_process_type() != RTE_PROC_PRIMARY)
2056 : : return 0;
2057 : :
2058 : 0 : txgbe_pf_reset_hw(hw);
2059 : :
2060 : 0 : ret = txgbe_dev_stop(dev);
2061 : :
2062 : 0 : txgbe_dev_free_queues(dev);
2063 : :
2064 : : /* reprogram the RAR[0] in case user changed it. */
2065 : 0 : txgbe_set_rar(hw, 0, hw->mac.addr, 0, true);
2066 : :
2067 : : /* Unlock any pending hardware semaphore */
2068 : 0 : txgbe_swfw_lock_reset(hw);
2069 : :
2070 : : /* disable uio intr before callback unregister */
2071 : 0 : rte_intr_disable(intr_handle);
2072 : :
2073 : : do {
2074 : 0 : ret = rte_intr_callback_unregister(intr_handle,
2075 : : txgbe_dev_interrupt_handler, dev);
2076 [ # # ]: 0 : if (ret >= 0 || ret == -ENOENT) {
2077 : : break;
2078 [ # # ]: 0 : } else if (ret != -EAGAIN) {
2079 : 0 : PMD_INIT_LOG(ERR,
2080 : : "intr callback unregister failed: %d",
2081 : : ret);
2082 : : }
2083 : : rte_delay_ms(100);
2084 [ # # ]: 0 : } while (retries++ < (10 + TXGBE_LINK_UP_TIME));
2085 : :
2086 : : /* cancel all alarm handler before remove dev */
2087 : 0 : rte_eal_alarm_cancel(txgbe_dev_interrupt_delayed_handler, dev);
2088 : 0 : rte_eal_alarm_cancel(txgbe_dev_detect_sfp, dev);
2089 : 0 : rte_eal_alarm_cancel(txgbe_dev_setup_link_alarm_handler, dev);
2090 : :
2091 : : /* uninitialize PF if max_vfs not zero */
2092 : 0 : txgbe_pf_host_uninit(dev);
2093 : :
2094 : 0 : rte_free(dev->data->mac_addrs);
2095 : 0 : dev->data->mac_addrs = NULL;
2096 : :
2097 : 0 : rte_free(dev->data->hash_mac_addrs);
2098 : 0 : dev->data->hash_mac_addrs = NULL;
2099 : :
2100 : : /* remove all the fdir filters & hash */
2101 : 0 : txgbe_fdir_filter_uninit(dev);
2102 : :
2103 : : /* remove all the L2 tunnel filters & hash */
2104 : 0 : txgbe_l2_tn_filter_uninit(dev);
2105 : :
2106 : : /* Remove all ntuple filters of the device */
2107 : 0 : txgbe_ntuple_filter_uninit(dev);
2108 : :
2109 : : /* clear all the filters list */
2110 : 0 : txgbe_filterlist_flush();
2111 : :
2112 : : /* Remove all Traffic Manager configuration */
2113 : 0 : txgbe_tm_conf_uninit(dev);
2114 : :
2115 : : #ifdef RTE_LIB_SECURITY
2116 : 0 : rte_free(dev->security_ctx);
2117 : 0 : dev->security_ctx = NULL;
2118 : : #endif
2119 : :
2120 : 0 : return ret;
2121 : : }
2122 : :
2123 : : /*
2124 : : * Reset PF device.
2125 : : */
2126 : : static int
2127 : 0 : txgbe_dev_reset(struct rte_eth_dev *dev)
2128 : : {
2129 : : int ret;
2130 : :
2131 : : /* When a DPDK PMD PF begin to reset PF port, it should notify all
2132 : : * its VF to make them align with it. The detailed notification
2133 : : * mechanism is PMD specific. As to txgbe PF, it is rather complex.
2134 : : * To avoid unexpected behavior in VF, currently reset of PF with
2135 : : * SR-IOV activation is not supported. It might be supported later.
2136 : : */
2137 [ # # ]: 0 : if (dev->data->sriov.active)
2138 : : return -ENOTSUP;
2139 : :
2140 : 0 : ret = eth_txgbe_dev_uninit(dev);
2141 [ # # ]: 0 : if (ret)
2142 : : return ret;
2143 : :
2144 : 0 : ret = eth_txgbe_dev_init(dev, NULL);
2145 : :
2146 : 0 : return ret;
2147 : : }
2148 : :
2149 : : #define UPDATE_QP_COUNTER_32bit(reg, last_counter, counter) \
2150 : : { \
2151 : : uint32_t current_counter = rd32(hw, reg); \
2152 : : if (current_counter < last_counter) \
2153 : : current_counter += 0x100000000LL; \
2154 : : if (!hw->offset_loaded) \
2155 : : last_counter = current_counter; \
2156 : : counter = current_counter - last_counter; \
2157 : : counter &= 0xFFFFFFFFLL; \
2158 : : }
2159 : :
2160 : : #define UPDATE_QP_COUNTER_36bit(reg_lsb, reg_msb, last_counter, counter) \
2161 : : { \
2162 : : uint64_t current_counter_lsb = rd32(hw, reg_lsb); \
2163 : : uint64_t current_counter_msb = rd32(hw, reg_msb); \
2164 : : uint64_t current_counter = (current_counter_msb << 32) | \
2165 : : current_counter_lsb; \
2166 : : if (current_counter < last_counter) \
2167 : : current_counter += 0x1000000000LL; \
2168 : : if (!hw->offset_loaded) \
2169 : : last_counter = current_counter; \
2170 : : counter = current_counter - last_counter; \
2171 : : counter &= 0xFFFFFFFFFLL; \
2172 : : }
2173 : :
2174 : : void
2175 : 0 : txgbe_read_stats_registers(struct txgbe_hw *hw,
2176 : : struct txgbe_hw_stats *hw_stats)
2177 : : {
2178 : : unsigned int i;
2179 : :
2180 : : /* QP Stats */
2181 [ # # ]: 0 : for (i = 0; i < hw->nb_rx_queues; i++) {
2182 [ # # ]: 0 : UPDATE_QP_COUNTER_32bit(TXGBE_QPRXPKT(i),
2183 : : hw->qp_last[i].rx_qp_packets,
2184 : : hw_stats->qp[i].rx_qp_packets);
2185 [ # # # # ]: 0 : UPDATE_QP_COUNTER_36bit(TXGBE_QPRXOCTL(i), TXGBE_QPRXOCTH(i),
2186 : : hw->qp_last[i].rx_qp_bytes,
2187 : : hw_stats->qp[i].rx_qp_bytes);
2188 [ # # ]: 0 : UPDATE_QP_COUNTER_32bit(TXGBE_QPRXMPKT(i),
2189 : : hw->qp_last[i].rx_qp_mc_packets,
2190 : : hw_stats->qp[i].rx_qp_mc_packets);
2191 : : }
2192 : :
2193 [ # # ]: 0 : for (i = 0; i < hw->nb_tx_queues; i++) {
2194 [ # # ]: 0 : UPDATE_QP_COUNTER_32bit(TXGBE_QPTXPKT(i),
2195 : : hw->qp_last[i].tx_qp_packets,
2196 : : hw_stats->qp[i].tx_qp_packets);
2197 [ # # # # ]: 0 : UPDATE_QP_COUNTER_36bit(TXGBE_QPTXOCTL(i), TXGBE_QPTXOCTH(i),
2198 : : hw->qp_last[i].tx_qp_bytes,
2199 : : hw_stats->qp[i].tx_qp_bytes);
2200 : : }
2201 : : /* PB Stats */
2202 [ # # ]: 0 : for (i = 0; i < TXGBE_MAX_UP; i++) {
2203 : 0 : hw_stats->up[i].rx_up_xon_packets +=
2204 : 0 : rd32(hw, TXGBE_PBRXUPXON(i));
2205 : 0 : hw_stats->up[i].rx_up_xoff_packets +=
2206 : 0 : rd32(hw, TXGBE_PBRXUPXOFF(i));
2207 : 0 : hw_stats->up[i].tx_up_xon_packets +=
2208 : 0 : rd32(hw, TXGBE_PBTXUPXON(i));
2209 : 0 : hw_stats->up[i].tx_up_xoff_packets +=
2210 : 0 : rd32(hw, TXGBE_PBTXUPXOFF(i));
2211 : 0 : hw_stats->up[i].tx_up_xon2off_packets +=
2212 : 0 : rd32(hw, TXGBE_PBTXUPOFF(i));
2213 : 0 : hw_stats->up[i].rx_up_dropped +=
2214 : 0 : rd32(hw, TXGBE_PBRXMISS(i));
2215 : : }
2216 : 0 : hw_stats->rx_xon_packets += rd32(hw, TXGBE_PBRXLNKXON);
2217 : 0 : hw_stats->rx_xoff_packets += rd32(hw, TXGBE_PBRXLNKXOFF);
2218 : 0 : hw_stats->tx_xon_packets += rd32(hw, TXGBE_PBTXLNKXON);
2219 : 0 : hw_stats->tx_xoff_packets += rd32(hw, TXGBE_PBTXLNKXOFF);
2220 : :
2221 : : /* DMA Stats */
2222 : 0 : hw_stats->rx_packets += rd32(hw, TXGBE_DMARXPKT);
2223 : 0 : hw_stats->tx_packets += rd32(hw, TXGBE_DMATXPKT);
2224 : :
2225 : 0 : hw_stats->rx_bytes += rd64(hw, TXGBE_DMARXOCTL);
2226 : 0 : hw_stats->tx_bytes += rd64(hw, TXGBE_DMATXOCTL);
2227 : 0 : hw_stats->rx_dma_drop += rd32(hw, TXGBE_DMARXDROP);
2228 : 0 : hw_stats->rx_rdb_drop += rd32(hw, TXGBE_PBRXDROP);
2229 : :
2230 : : /* MAC Stats */
2231 : 0 : hw_stats->rx_crc_errors += rd64(hw, TXGBE_MACRXERRCRCL);
2232 : 0 : hw_stats->rx_multicast_packets += rd64(hw, TXGBE_MACRXMPKTL);
2233 : 0 : hw_stats->tx_multicast_packets += rd64(hw, TXGBE_MACTXMPKTL);
2234 : :
2235 : 0 : hw_stats->rx_total_packets += rd64(hw, TXGBE_MACRXPKTL);
2236 : 0 : hw_stats->tx_total_packets += rd64(hw, TXGBE_MACTXPKTL);
2237 : 0 : hw_stats->rx_total_bytes += rd64(hw, TXGBE_MACRXGBOCTL);
2238 : :
2239 : 0 : hw_stats->rx_broadcast_packets += rd64(hw, TXGBE_MACRXOCTL);
2240 : 0 : hw_stats->tx_broadcast_packets += rd32(hw, TXGBE_MACTXOCTL);
2241 : :
2242 : 0 : hw_stats->rx_size_64_packets += rd64(hw, TXGBE_MACRX1TO64L);
2243 : 0 : hw_stats->rx_size_65_to_127_packets += rd64(hw, TXGBE_MACRX65TO127L);
2244 : 0 : hw_stats->rx_size_128_to_255_packets += rd64(hw, TXGBE_MACRX128TO255L);
2245 : 0 : hw_stats->rx_size_256_to_511_packets += rd64(hw, TXGBE_MACRX256TO511L);
2246 : 0 : hw_stats->rx_size_512_to_1023_packets +=
2247 : : rd64(hw, TXGBE_MACRX512TO1023L);
2248 : 0 : hw_stats->rx_size_1024_to_max_packets +=
2249 : : rd64(hw, TXGBE_MACRX1024TOMAXL);
2250 : 0 : hw_stats->tx_size_64_packets += rd64(hw, TXGBE_MACTX1TO64L);
2251 : 0 : hw_stats->tx_size_65_to_127_packets += rd64(hw, TXGBE_MACTX65TO127L);
2252 : 0 : hw_stats->tx_size_128_to_255_packets += rd64(hw, TXGBE_MACTX128TO255L);
2253 : 0 : hw_stats->tx_size_256_to_511_packets += rd64(hw, TXGBE_MACTX256TO511L);
2254 : 0 : hw_stats->tx_size_512_to_1023_packets +=
2255 : : rd64(hw, TXGBE_MACTX512TO1023L);
2256 : 0 : hw_stats->tx_size_1024_to_max_packets +=
2257 : : rd64(hw, TXGBE_MACTX1024TOMAXL);
2258 : :
2259 : 0 : hw_stats->rx_undersize_errors += rd64(hw, TXGBE_MACRXERRLENL);
2260 : 0 : hw_stats->rx_oversize_cnt += rd32(hw, TXGBE_MACRXOVERSIZE);
2261 : 0 : hw_stats->rx_jabber_errors += rd32(hw, TXGBE_MACRXJABBER);
2262 : :
2263 : : /* MNG Stats */
2264 : 0 : hw_stats->mng_bmc2host_packets = rd32(hw, TXGBE_MNGBMC2OS);
2265 : 0 : hw_stats->mng_host2bmc_packets = rd32(hw, TXGBE_MNGOS2BMC);
2266 : 0 : hw_stats->rx_management_packets = rd32(hw, TXGBE_DMARXMNG);
2267 : 0 : hw_stats->tx_management_packets = rd32(hw, TXGBE_DMATXMNG);
2268 : :
2269 : : /* FCoE Stats */
2270 : 0 : hw_stats->rx_fcoe_crc_errors += rd32(hw, TXGBE_FCOECRC);
2271 : 0 : hw_stats->rx_fcoe_mbuf_allocation_errors += rd32(hw, TXGBE_FCOELAST);
2272 : 0 : hw_stats->rx_fcoe_dropped += rd32(hw, TXGBE_FCOERPDC);
2273 : 0 : hw_stats->rx_fcoe_packets += rd32(hw, TXGBE_FCOEPRC);
2274 : 0 : hw_stats->tx_fcoe_packets += rd32(hw, TXGBE_FCOEPTC);
2275 : 0 : hw_stats->rx_fcoe_bytes += rd32(hw, TXGBE_FCOEDWRC);
2276 : 0 : hw_stats->tx_fcoe_bytes += rd32(hw, TXGBE_FCOEDWTC);
2277 : :
2278 : : /* Flow Director Stats */
2279 : 0 : hw_stats->flow_director_matched_filters += rd32(hw, TXGBE_FDIRMATCH);
2280 : 0 : hw_stats->flow_director_missed_filters += rd32(hw, TXGBE_FDIRMISS);
2281 : 0 : hw_stats->flow_director_added_filters +=
2282 : 0 : TXGBE_FDIRUSED_ADD(rd32(hw, TXGBE_FDIRUSED));
2283 : 0 : hw_stats->flow_director_removed_filters +=
2284 : 0 : TXGBE_FDIRUSED_REM(rd32(hw, TXGBE_FDIRUSED));
2285 : 0 : hw_stats->flow_director_filter_add_errors +=
2286 : 0 : TXGBE_FDIRFAIL_ADD(rd32(hw, TXGBE_FDIRFAIL));
2287 : 0 : hw_stats->flow_director_filter_remove_errors +=
2288 : 0 : TXGBE_FDIRFAIL_REM(rd32(hw, TXGBE_FDIRFAIL));
2289 : :
2290 : : /* MACsec Stats */
2291 : 0 : hw_stats->tx_macsec_pkts_untagged += rd32(hw, TXGBE_LSECTX_UTPKT);
2292 : 0 : hw_stats->tx_macsec_pkts_encrypted +=
2293 : 0 : rd32(hw, TXGBE_LSECTX_ENCPKT);
2294 : 0 : hw_stats->tx_macsec_pkts_protected +=
2295 : 0 : rd32(hw, TXGBE_LSECTX_PROTPKT);
2296 : 0 : hw_stats->tx_macsec_octets_encrypted +=
2297 : 0 : rd32(hw, TXGBE_LSECTX_ENCOCT);
2298 : 0 : hw_stats->tx_macsec_octets_protected +=
2299 : 0 : rd32(hw, TXGBE_LSECTX_PROTOCT);
2300 : 0 : hw_stats->rx_macsec_pkts_untagged += rd32(hw, TXGBE_LSECRX_UTPKT);
2301 : 0 : hw_stats->rx_macsec_pkts_badtag += rd32(hw, TXGBE_LSECRX_BTPKT);
2302 : 0 : hw_stats->rx_macsec_pkts_nosci += rd32(hw, TXGBE_LSECRX_NOSCIPKT);
2303 : 0 : hw_stats->rx_macsec_pkts_unknownsci += rd32(hw, TXGBE_LSECRX_UNSCIPKT);
2304 : 0 : hw_stats->rx_macsec_octets_decrypted += rd32(hw, TXGBE_LSECRX_DECOCT);
2305 : 0 : hw_stats->rx_macsec_octets_validated += rd32(hw, TXGBE_LSECRX_VLDOCT);
2306 : 0 : hw_stats->rx_macsec_sc_pkts_unchecked +=
2307 : 0 : rd32(hw, TXGBE_LSECRX_UNCHKPKT);
2308 : 0 : hw_stats->rx_macsec_sc_pkts_delayed += rd32(hw, TXGBE_LSECRX_DLYPKT);
2309 : 0 : hw_stats->rx_macsec_sc_pkts_late += rd32(hw, TXGBE_LSECRX_LATEPKT);
2310 [ # # ]: 0 : for (i = 0; i < 2; i++) {
2311 : 0 : hw_stats->rx_macsec_sa_pkts_ok +=
2312 : 0 : rd32(hw, TXGBE_LSECRX_OKPKT(i));
2313 : 0 : hw_stats->rx_macsec_sa_pkts_invalid +=
2314 : 0 : rd32(hw, TXGBE_LSECRX_INVPKT(i));
2315 : 0 : hw_stats->rx_macsec_sa_pkts_notvalid +=
2316 : 0 : rd32(hw, TXGBE_LSECRX_BADPKT(i));
2317 : : }
2318 : 0 : hw_stats->rx_macsec_sa_pkts_unusedsa +=
2319 : 0 : rd32(hw, TXGBE_LSECRX_INVSAPKT);
2320 : 0 : hw_stats->rx_macsec_sa_pkts_notusingsa +=
2321 : 0 : rd32(hw, TXGBE_LSECRX_BADSAPKT);
2322 : :
2323 : 0 : hw_stats->rx_total_missed_packets = 0;
2324 [ # # ]: 0 : for (i = 0; i < TXGBE_MAX_UP; i++) {
2325 : 0 : hw_stats->rx_total_missed_packets +=
2326 : 0 : hw_stats->up[i].rx_up_dropped;
2327 : : }
2328 : 0 : }
2329 : :
2330 : : static int
2331 : 0 : txgbe_dev_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats)
2332 : : {
2333 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2334 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2335 : : struct txgbe_stat_mappings *stat_mappings =
2336 : : TXGBE_DEV_STAT_MAPPINGS(dev);
2337 : : uint32_t i, j;
2338 : :
2339 : 0 : txgbe_read_stats_registers(hw, hw_stats);
2340 : :
2341 [ # # ]: 0 : if (stats == NULL)
2342 : : return -EINVAL;
2343 : :
2344 : : /* Fill out the rte_eth_stats statistics structure */
2345 : 0 : stats->ipackets = hw_stats->rx_packets;
2346 : 0 : stats->ibytes = hw_stats->rx_bytes;
2347 : 0 : stats->opackets = hw_stats->tx_packets;
2348 : 0 : stats->obytes = hw_stats->tx_bytes;
2349 : :
2350 : 0 : memset(&stats->q_ipackets, 0, sizeof(stats->q_ipackets));
2351 : 0 : memset(&stats->q_opackets, 0, sizeof(stats->q_opackets));
2352 : 0 : memset(&stats->q_ibytes, 0, sizeof(stats->q_ibytes));
2353 : 0 : memset(&stats->q_obytes, 0, sizeof(stats->q_obytes));
2354 : 0 : memset(&stats->q_errors, 0, sizeof(stats->q_errors));
2355 [ # # ]: 0 : for (i = 0; i < TXGBE_MAX_QP; i++) {
2356 : 0 : uint32_t n = i / NB_QMAP_FIELDS_PER_QSM_REG;
2357 : 0 : uint32_t offset = (i % NB_QMAP_FIELDS_PER_QSM_REG) * 8;
2358 : : uint32_t q_map;
2359 : :
2360 : 0 : q_map = (stat_mappings->rqsm[n] >> offset)
2361 : : & QMAP_FIELD_RESERVED_BITS_MASK;
2362 : : j = (q_map < RTE_ETHDEV_QUEUE_STAT_CNTRS
2363 : : ? q_map : q_map % RTE_ETHDEV_QUEUE_STAT_CNTRS);
2364 : 0 : stats->q_ipackets[j] += hw_stats->qp[i].rx_qp_packets;
2365 : 0 : stats->q_ibytes[j] += hw_stats->qp[i].rx_qp_bytes;
2366 : :
2367 : 0 : q_map = (stat_mappings->tqsm[n] >> offset)
2368 : : & QMAP_FIELD_RESERVED_BITS_MASK;
2369 : : j = (q_map < RTE_ETHDEV_QUEUE_STAT_CNTRS
2370 : : ? q_map : q_map % RTE_ETHDEV_QUEUE_STAT_CNTRS);
2371 : 0 : stats->q_opackets[j] += hw_stats->qp[i].tx_qp_packets;
2372 : 0 : stats->q_obytes[j] += hw_stats->qp[i].tx_qp_bytes;
2373 : : }
2374 : :
2375 : : /* Rx Errors */
2376 : 0 : stats->imissed = hw_stats->rx_total_missed_packets +
2377 : 0 : hw_stats->rx_dma_drop;
2378 : 0 : stats->ierrors = hw_stats->rx_crc_errors +
2379 : 0 : hw_stats->rx_mac_short_packet_dropped +
2380 : 0 : hw_stats->rx_length_errors +
2381 : 0 : hw_stats->rx_undersize_errors +
2382 : 0 : hw_stats->rx_rdb_drop +
2383 : 0 : hw_stats->rx_illegal_byte_errors +
2384 : 0 : hw_stats->rx_error_bytes +
2385 : 0 : hw_stats->rx_fragment_errors +
2386 : 0 : hw_stats->rx_fcoe_crc_errors +
2387 : 0 : hw_stats->rx_fcoe_mbuf_allocation_errors;
2388 : :
2389 : : /* Tx Errors */
2390 : 0 : stats->oerrors = 0;
2391 : 0 : return 0;
2392 : : }
2393 : :
2394 : : static int
2395 : 0 : txgbe_dev_stats_reset(struct rte_eth_dev *dev)
2396 : : {
2397 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2398 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2399 : :
2400 : : /* HW registers are cleared on read */
2401 : 0 : hw->offset_loaded = 0;
2402 : : txgbe_dev_stats_get(dev, NULL);
2403 : 0 : hw->offset_loaded = 1;
2404 : :
2405 : : /* Reset software totals */
2406 : : memset(hw_stats, 0, sizeof(*hw_stats));
2407 : :
2408 : 0 : return 0;
2409 : : }
2410 : :
2411 : : /* This function calculates the number of xstats based on the current config */
2412 : : static unsigned
2413 : : txgbe_xstats_calc_num(struct rte_eth_dev *dev)
2414 : : {
2415 : 0 : int nb_queues = max(dev->data->nb_rx_queues, dev->data->nb_tx_queues);
2416 : : return TXGBE_NB_HW_STATS +
2417 : 0 : TXGBE_NB_UP_STATS * TXGBE_MAX_UP +
2418 : : TXGBE_NB_QP_STATS * nb_queues;
2419 : : }
2420 : :
2421 : : static inline int
2422 : 0 : txgbe_get_name_by_id(uint32_t id, char *name, uint32_t size)
2423 : : {
2424 : : int nb, st;
2425 : :
2426 : : /* Extended stats from txgbe_hw_stats */
2427 [ # # ]: 0 : if (id < TXGBE_NB_HW_STATS) {
2428 : 0 : snprintf(name, size, "[hw]%s",
2429 : 0 : rte_txgbe_stats_strings[id].name);
2430 : 0 : return 0;
2431 : : }
2432 : 0 : id -= TXGBE_NB_HW_STATS;
2433 : :
2434 : : /* Priority Stats */
2435 [ # # ]: 0 : if (id < TXGBE_NB_UP_STATS * TXGBE_MAX_UP) {
2436 : 0 : nb = id / TXGBE_NB_UP_STATS;
2437 : 0 : st = id % TXGBE_NB_UP_STATS;
2438 : 0 : snprintf(name, size, "[p%u]%s", nb,
2439 : 0 : rte_txgbe_up_strings[st].name);
2440 : 0 : return 0;
2441 : : }
2442 : 0 : id -= TXGBE_NB_UP_STATS * TXGBE_MAX_UP;
2443 : :
2444 : : /* Queue Stats */
2445 [ # # ]: 0 : if (id < TXGBE_NB_QP_STATS * TXGBE_MAX_QP) {
2446 : 0 : nb = id / TXGBE_NB_QP_STATS;
2447 : 0 : st = id % TXGBE_NB_QP_STATS;
2448 : 0 : snprintf(name, size, "[q%u]%s", nb,
2449 : 0 : rte_txgbe_qp_strings[st].name);
2450 : 0 : return 0;
2451 : : }
2452 : : id -= TXGBE_NB_QP_STATS * TXGBE_MAX_QP;
2453 : :
2454 : 0 : return -(int)(id + 1);
2455 : : }
2456 : :
2457 : : static inline int
2458 : 0 : txgbe_get_offset_by_id(uint32_t id, uint32_t *offset)
2459 : : {
2460 : : int nb, st;
2461 : :
2462 : : /* Extended stats from txgbe_hw_stats */
2463 [ # # ]: 0 : if (id < TXGBE_NB_HW_STATS) {
2464 : 0 : *offset = rte_txgbe_stats_strings[id].offset;
2465 : 0 : return 0;
2466 : : }
2467 : 0 : id -= TXGBE_NB_HW_STATS;
2468 : :
2469 : : /* Priority Stats */
2470 [ # # ]: 0 : if (id < TXGBE_NB_UP_STATS * TXGBE_MAX_UP) {
2471 : 0 : nb = id / TXGBE_NB_UP_STATS;
2472 : 0 : st = id % TXGBE_NB_UP_STATS;
2473 : 0 : *offset = rte_txgbe_up_strings[st].offset +
2474 : : nb * (TXGBE_NB_UP_STATS * sizeof(uint64_t));
2475 : 0 : return 0;
2476 : : }
2477 : 0 : id -= TXGBE_NB_UP_STATS * TXGBE_MAX_UP;
2478 : :
2479 : : /* Queue Stats */
2480 [ # # ]: 0 : if (id < TXGBE_NB_QP_STATS * TXGBE_MAX_QP) {
2481 : 0 : nb = id / TXGBE_NB_QP_STATS;
2482 : 0 : st = id % TXGBE_NB_QP_STATS;
2483 : 0 : *offset = rte_txgbe_qp_strings[st].offset +
2484 : : nb * (TXGBE_NB_QP_STATS * sizeof(uint64_t));
2485 : 0 : return 0;
2486 : : }
2487 : :
2488 : : return -1;
2489 : : }
2490 : :
2491 : 0 : static int txgbe_dev_xstats_get_names(struct rte_eth_dev *dev,
2492 : : struct rte_eth_xstat_name *xstats_names, unsigned int limit)
2493 : : {
2494 : : unsigned int i, count;
2495 : :
2496 : : count = txgbe_xstats_calc_num(dev);
2497 [ # # ]: 0 : if (xstats_names == NULL)
2498 : 0 : return count;
2499 : :
2500 : : /* Note: limit >= cnt_stats checked upstream
2501 : : * in rte_eth_xstats_names()
2502 : : */
2503 : 0 : limit = min(limit, count);
2504 : :
2505 : : /* Extended stats from txgbe_hw_stats */
2506 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2507 [ # # ]: 0 : if (txgbe_get_name_by_id(i, xstats_names[i].name,
2508 : : sizeof(xstats_names[i].name))) {
2509 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2510 : 0 : break;
2511 : : }
2512 : : }
2513 : :
2514 : 0 : return i;
2515 : : }
2516 : :
2517 : 0 : static int txgbe_dev_xstats_get_names_by_id(struct rte_eth_dev *dev,
2518 : : const uint64_t *ids,
2519 : : struct rte_eth_xstat_name *xstats_names,
2520 : : unsigned int limit)
2521 : : {
2522 : : unsigned int i;
2523 : :
2524 [ # # ]: 0 : if (ids == NULL)
2525 : 0 : return txgbe_dev_xstats_get_names(dev, xstats_names, limit);
2526 : :
2527 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2528 [ # # ]: 0 : if (txgbe_get_name_by_id(ids[i], xstats_names[i].name,
2529 : : sizeof(xstats_names[i].name))) {
2530 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2531 : 0 : return -1;
2532 : : }
2533 : : }
2534 : :
2535 : 0 : return i;
2536 : : }
2537 : :
2538 : : static int
2539 : 0 : txgbe_dev_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *xstats,
2540 : : unsigned int limit)
2541 : : {
2542 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2543 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2544 : : unsigned int i, count;
2545 : :
2546 : 0 : txgbe_read_stats_registers(hw, hw_stats);
2547 : :
2548 : : /* If this is a reset xstats is NULL, and we have cleared the
2549 : : * registers by reading them.
2550 : : */
2551 : : count = txgbe_xstats_calc_num(dev);
2552 [ # # ]: 0 : if (xstats == NULL)
2553 : 0 : return count;
2554 : :
2555 : 0 : limit = min(limit, txgbe_xstats_calc_num(dev));
2556 : :
2557 : : /* Extended stats from txgbe_hw_stats */
2558 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2559 : 0 : uint32_t offset = 0;
2560 : :
2561 [ # # ]: 0 : if (txgbe_get_offset_by_id(i, &offset)) {
2562 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2563 : 0 : break;
2564 : : }
2565 : 0 : xstats[i].value = *(uint64_t *)(((char *)hw_stats) + offset);
2566 : 0 : xstats[i].id = i;
2567 : : }
2568 : :
2569 : 0 : return i;
2570 : : }
2571 : :
2572 : : static int
2573 : 0 : txgbe_dev_xstats_get_(struct rte_eth_dev *dev, uint64_t *values,
2574 : : unsigned int limit)
2575 : : {
2576 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2577 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2578 : : unsigned int i, count;
2579 : :
2580 : 0 : txgbe_read_stats_registers(hw, hw_stats);
2581 : :
2582 : : /* If this is a reset xstats is NULL, and we have cleared the
2583 : : * registers by reading them.
2584 : : */
2585 : : count = txgbe_xstats_calc_num(dev);
2586 [ # # ]: 0 : if (values == NULL)
2587 : 0 : return count;
2588 : :
2589 : 0 : limit = min(limit, txgbe_xstats_calc_num(dev));
2590 : :
2591 : : /* Extended stats from txgbe_hw_stats */
2592 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2593 : : uint32_t offset;
2594 : :
2595 [ # # ]: 0 : if (txgbe_get_offset_by_id(i, &offset)) {
2596 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2597 : 0 : break;
2598 : : }
2599 : 0 : values[i] = *(uint64_t *)(((char *)hw_stats) + offset);
2600 : : }
2601 : :
2602 : 0 : return i;
2603 : : }
2604 : :
2605 : : static int
2606 : 0 : txgbe_dev_xstats_get_by_id(struct rte_eth_dev *dev, const uint64_t *ids,
2607 : : uint64_t *values, unsigned int limit)
2608 : : {
2609 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2610 : : unsigned int i;
2611 : :
2612 [ # # ]: 0 : if (ids == NULL)
2613 : 0 : return txgbe_dev_xstats_get_(dev, values, limit);
2614 : :
2615 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2616 : : uint32_t offset;
2617 : :
2618 [ # # ]: 0 : if (txgbe_get_offset_by_id(ids[i], &offset)) {
2619 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2620 : 0 : break;
2621 : : }
2622 : 0 : values[i] = *(uint64_t *)(((char *)hw_stats) + offset);
2623 : : }
2624 : :
2625 : 0 : return i;
2626 : : }
2627 : :
2628 : : static int
2629 : 0 : txgbe_dev_xstats_reset(struct rte_eth_dev *dev)
2630 : : {
2631 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2632 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2633 : :
2634 : : /* HW registers are cleared on read */
2635 : 0 : hw->offset_loaded = 0;
2636 : 0 : txgbe_read_stats_registers(hw, hw_stats);
2637 : 0 : hw->offset_loaded = 1;
2638 : :
2639 : : /* Reset software totals */
2640 : : memset(hw_stats, 0, sizeof(*hw_stats));
2641 : :
2642 : 0 : return 0;
2643 : : }
2644 : :
2645 : : static int
2646 : 0 : txgbe_fw_version_get(struct rte_eth_dev *dev, char *fw_version, size_t fw_size)
2647 : : {
2648 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2649 : : u32 etrack_id;
2650 : : int ret;
2651 : :
2652 : 0 : hw->phy.get_fw_version(hw, &etrack_id);
2653 : :
2654 [ # # ]: 0 : ret = snprintf(fw_version, fw_size, "0x%08x", etrack_id);
2655 [ # # ]: 0 : if (ret < 0)
2656 : : return -EINVAL;
2657 : :
2658 : 0 : ret += 1; /* add the size of '\0' */
2659 [ # # ]: 0 : if (fw_size < (size_t)ret)
2660 : : return ret;
2661 : : else
2662 : 0 : return 0;
2663 : : }
2664 : :
2665 : : static int
2666 : 0 : txgbe_dev_info_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *dev_info)
2667 : : {
2668 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
2669 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2670 : :
2671 : 0 : dev_info->max_rx_queues = (uint16_t)hw->mac.max_rx_queues;
2672 : 0 : dev_info->max_tx_queues = (uint16_t)hw->mac.max_tx_queues;
2673 : 0 : dev_info->min_rx_bufsize = 1024;
2674 : 0 : dev_info->max_rx_pktlen = 15872;
2675 : 0 : dev_info->max_mac_addrs = hw->mac.num_rar_entries;
2676 : 0 : dev_info->max_hash_mac_addrs = TXGBE_VMDQ_NUM_UC_MAC;
2677 : 0 : dev_info->max_vfs = pci_dev->max_vfs;
2678 : 0 : dev_info->max_vmdq_pools = RTE_ETH_64_POOLS;
2679 : 0 : dev_info->vmdq_queue_num = dev_info->max_rx_queues;
2680 : 0 : dev_info->dev_capa &= ~RTE_ETH_DEV_CAPA_FLOW_RULE_KEEP;
2681 : 0 : dev_info->rx_queue_offload_capa = txgbe_get_rx_queue_offloads(dev);
2682 : 0 : dev_info->rx_offload_capa = (txgbe_get_rx_port_offloads(dev) |
2683 : 0 : dev_info->rx_queue_offload_capa);
2684 : 0 : dev_info->tx_queue_offload_capa = txgbe_get_tx_queue_offloads(dev);
2685 : 0 : dev_info->tx_offload_capa = txgbe_get_tx_port_offloads(dev);
2686 : :
2687 : 0 : dev_info->default_rxconf = (struct rte_eth_rxconf) {
2688 : : .rx_thresh = {
2689 : : .pthresh = TXGBE_DEFAULT_RX_PTHRESH,
2690 : : .hthresh = TXGBE_DEFAULT_RX_HTHRESH,
2691 : : .wthresh = TXGBE_DEFAULT_RX_WTHRESH,
2692 : : },
2693 : : .rx_free_thresh = TXGBE_DEFAULT_RX_FREE_THRESH,
2694 : : .rx_drop_en = 0,
2695 : : .offloads = 0,
2696 : : };
2697 : :
2698 : 0 : dev_info->default_txconf = (struct rte_eth_txconf) {
2699 : : .tx_thresh = {
2700 : : .pthresh = TXGBE_DEFAULT_TX_PTHRESH,
2701 : : .hthresh = TXGBE_DEFAULT_TX_HTHRESH,
2702 : : .wthresh = TXGBE_DEFAULT_TX_WTHRESH,
2703 : : },
2704 : : .tx_free_thresh = TXGBE_DEFAULT_TX_FREE_THRESH,
2705 : : .offloads = 0,
2706 : : };
2707 : :
2708 : 0 : dev_info->rx_desc_lim = rx_desc_lim;
2709 : 0 : dev_info->tx_desc_lim = tx_desc_lim;
2710 : :
2711 : 0 : dev_info->hash_key_size = TXGBE_HKEY_MAX_INDEX * sizeof(uint32_t);
2712 : 0 : dev_info->reta_size = RTE_ETH_RSS_RETA_SIZE_128;
2713 : 0 : dev_info->flow_type_rss_offloads = TXGBE_RSS_OFFLOAD_ALL;
2714 : :
2715 : : dev_info->speed_capa = RTE_ETH_LINK_SPEED_1G | RTE_ETH_LINK_SPEED_10G;
2716 : 0 : dev_info->speed_capa |= RTE_ETH_LINK_SPEED_100M;
2717 : :
2718 : : /* Driver-preferred Rx/Tx parameters */
2719 : 0 : dev_info->default_rxportconf.burst_size = 32;
2720 : 0 : dev_info->default_txportconf.burst_size = 32;
2721 : 0 : dev_info->default_rxportconf.nb_queues = 1;
2722 : 0 : dev_info->default_txportconf.nb_queues = 1;
2723 : 0 : dev_info->default_rxportconf.ring_size = 256;
2724 : 0 : dev_info->default_txportconf.ring_size = 256;
2725 : :
2726 : 0 : return 0;
2727 : : }
2728 : :
2729 : : const uint32_t *
2730 : 0 : txgbe_dev_supported_ptypes_get(struct rte_eth_dev *dev)
2731 : : {
2732 [ # # # # ]: 0 : if (dev->rx_pkt_burst == txgbe_recv_pkts ||
2733 [ # # ]: 0 : dev->rx_pkt_burst == txgbe_recv_pkts_lro_single_alloc ||
2734 [ # # ]: 0 : dev->rx_pkt_burst == txgbe_recv_pkts_lro_bulk_alloc ||
2735 : : dev->rx_pkt_burst == txgbe_recv_pkts_bulk_alloc)
2736 : 0 : return txgbe_get_supported_ptypes();
2737 : :
2738 : : return NULL;
2739 : : }
2740 : :
2741 : : static void
2742 : 0 : txgbe_dev_detect_sfp(void *param)
2743 : : {
2744 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
2745 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2746 : : s32 err;
2747 : :
2748 : 0 : err = hw->phy.identify_sfp(hw);
2749 [ # # ]: 0 : if (err == TXGBE_ERR_SFP_NOT_SUPPORTED) {
2750 : 0 : PMD_DRV_LOG(ERR, "Unsupported SFP+ module type was detected.");
2751 [ # # ]: 0 : } else if (err == TXGBE_ERR_SFP_NOT_PRESENT) {
2752 : 0 : PMD_DRV_LOG(INFO, "SFP not present.");
2753 [ # # ]: 0 : } else if (err == 0) {
2754 : 0 : hw->mac.setup_sfp(hw);
2755 : 0 : PMD_DRV_LOG(INFO, "detected SFP+: %d\n", hw->phy.sfp_type);
2756 : 0 : txgbe_dev_setup_link_alarm_handler(dev);
2757 : : txgbe_dev_link_update(dev, 0);
2758 : : }
2759 : 0 : }
2760 : :
2761 : : static void
2762 : 0 : txgbe_dev_sfp_event(struct rte_eth_dev *dev)
2763 : : {
2764 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
2765 : : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2766 : : u32 reg;
2767 : :
2768 : : wr32(hw, TXGBE_GPIOINTMASK, 0xFF);
2769 : : reg = rd32(hw, TXGBE_GPIORAWINTSTAT);
2770 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_2) {
2771 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_2);
2772 : 0 : rte_eal_alarm_set(1000 * 100, txgbe_dev_detect_sfp, dev);
2773 : : }
2774 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_3) {
2775 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_3);
2776 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
2777 : : }
2778 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_6) {
2779 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_6);
2780 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
2781 : : }
2782 : :
2783 : : wr32(hw, TXGBE_GPIOINTMASK, 0);
2784 : 0 : }
2785 : :
2786 : : static void
2787 : 0 : txgbe_dev_overheat(struct rte_eth_dev *dev)
2788 : : {
2789 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2790 : : s32 temp_state;
2791 : :
2792 : 0 : temp_state = hw->phy.check_overtemp(hw);
2793 [ # # ]: 0 : if (!temp_state)
2794 : : return;
2795 : :
2796 [ # # ]: 0 : if (temp_state == TXGBE_ERR_UNDERTEMP) {
2797 : 0 : PMD_DRV_LOG(CRIT, "Network adapter has been started again, "
2798 : : "since the temperature has been back to normal state.");
2799 : : wr32m(hw, TXGBE_PBRXCTL, TXGBE_PBRXCTL_ENA, TXGBE_PBRXCTL_ENA);
2800 : 0 : txgbe_dev_set_link_up(dev);
2801 [ # # ]: 0 : } else if (temp_state == TXGBE_ERR_OVERTEMP) {
2802 : 0 : PMD_DRV_LOG(CRIT, "Network adapter has been stopped because it has over heated.");
2803 : : wr32m(hw, TXGBE_PBRXCTL, TXGBE_PBRXCTL_ENA, 0);
2804 : 0 : txgbe_dev_set_link_down(dev);
2805 : : }
2806 : : }
2807 : :
2808 : : void
2809 : 0 : txgbe_dev_setup_link_alarm_handler(void *param)
2810 : : {
2811 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
2812 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2813 : : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
2814 : : u32 speed;
2815 : 0 : bool autoneg = false;
2816 : :
2817 : 0 : speed = hw->phy.autoneg_advertised;
2818 [ # # ]: 0 : if (!speed)
2819 : 0 : hw->mac.get_link_capabilities(hw, &speed, &autoneg);
2820 : :
2821 : 0 : hw->mac.setup_link(hw, speed, true);
2822 : :
2823 : 0 : intr->flags &= ~TXGBE_FLAG_NEED_LINK_CONFIG;
2824 : 0 : }
2825 : :
2826 : : /*
2827 : : * If @timeout_ms was 0, it means that it will not return until link complete.
2828 : : * It returns 1 on complete, return 0 on timeout.
2829 : : */
2830 : : int
2831 : 0 : txgbe_dev_wait_setup_link_complete(struct rte_eth_dev *dev, uint32_t timeout_ms)
2832 : : {
2833 : : #define WARNING_TIMEOUT 9000 /* 9s in total */
2834 : 0 : struct txgbe_adapter *ad = TXGBE_DEV_ADAPTER(dev);
2835 [ # # ]: 0 : uint32_t timeout = timeout_ms ? timeout_ms : WARNING_TIMEOUT;
2836 : :
2837 [ # # ]: 0 : while (__atomic_load_n(&ad->link_thread_running, __ATOMIC_SEQ_CST)) {
2838 : : msec_delay(1);
2839 : 0 : timeout--;
2840 : :
2841 [ # # ]: 0 : if (timeout_ms) {
2842 [ # # ]: 0 : if (!timeout)
2843 : : return 0;
2844 [ # # ]: 0 : } else if (!timeout) {
2845 : : /* It will not return until link complete */
2846 : : timeout = WARNING_TIMEOUT;
2847 : 0 : PMD_DRV_LOG(ERR, "TXGBE link thread not complete too long time!");
2848 : : }
2849 : : }
2850 : :
2851 : : return 1;
2852 : : }
2853 : :
2854 : : static uint32_t
2855 : 0 : txgbe_dev_setup_link_thread_handler(void *param)
2856 : : {
2857 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
2858 : 0 : struct txgbe_adapter *ad = TXGBE_DEV_ADAPTER(dev);
2859 : :
2860 : 0 : rte_thread_detach(rte_thread_self());
2861 : 0 : txgbe_dev_setup_link_alarm_handler(dev);
2862 : 0 : __atomic_clear(&ad->link_thread_running, __ATOMIC_SEQ_CST);
2863 : 0 : return 0;
2864 : : }
2865 : :
2866 : : /* return 0 means link status changed, -1 means not changed */
2867 : : int
2868 : 0 : txgbe_dev_link_update_share(struct rte_eth_dev *dev,
2869 : : int wait_to_complete)
2870 : : {
2871 : 0 : struct txgbe_adapter *ad = TXGBE_DEV_ADAPTER(dev);
2872 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2873 : : struct rte_eth_link link;
2874 [ # # ]: 0 : u32 link_speed = TXGBE_LINK_SPEED_UNKNOWN;
2875 : : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
2876 : : bool link_up;
2877 : : int err;
2878 : : int wait = 1;
2879 : :
2880 : : memset(&link, 0, sizeof(link));
2881 : : link.link_status = RTE_ETH_LINK_DOWN;
2882 : : link.link_speed = RTE_ETH_SPEED_NUM_NONE;
2883 : : link.link_duplex = RTE_ETH_LINK_HALF_DUPLEX;
2884 : 0 : link.link_autoneg = !(dev->data->dev_conf.link_speeds &
2885 : : RTE_ETH_LINK_SPEED_FIXED);
2886 : :
2887 : 0 : hw->mac.get_link_status = true;
2888 : :
2889 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_NEED_LINK_CONFIG)
2890 : 0 : return rte_eth_linkstatus_set(dev, &link);
2891 : :
2892 : : /* check if it needs to wait to complete, if lsc interrupt is enabled */
2893 [ # # # # ]: 0 : if (wait_to_complete == 0 || dev->data->dev_conf.intr_conf.lsc != 0)
2894 : : wait = 0;
2895 : :
2896 : 0 : err = hw->mac.check_link(hw, &link_speed, &link_up, wait);
2897 : :
2898 [ # # ]: 0 : if (err != 0) {
2899 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_100M;
2900 [ # # ]: 0 : link.link_duplex = RTE_ETH_LINK_FULL_DUPLEX;
2901 : 0 : return rte_eth_linkstatus_set(dev, &link);
2902 : : }
2903 : :
2904 [ # # ]: 0 : if (link_up == 0) {
2905 [ # # ]: 0 : if ((hw->subsystem_device_id & 0xFF) ==
2906 : : TXGBE_DEV_ID_KR_KX_KX4) {
2907 : 0 : hw->mac.bp_down_event(hw);
2908 [ # # ]: 0 : } else if (hw->phy.media_type == txgbe_media_type_fiber &&
2909 [ # # ]: 0 : dev->data->dev_conf.intr_conf.lsc != 0) {
2910 : 0 : txgbe_dev_wait_setup_link_complete(dev, 0);
2911 [ # # ]: 0 : if (!__atomic_test_and_set(&ad->link_thread_running, __ATOMIC_SEQ_CST)) {
2912 : : /* To avoid race condition between threads, set
2913 : : * the TXGBE_FLAG_NEED_LINK_CONFIG flag only
2914 : : * when there is no link thread running.
2915 : : */
2916 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_CONFIG;
2917 [ # # ]: 0 : if (rte_thread_create_internal_control(&ad->link_thread_tid,
2918 : : "txgbe-link",
2919 : : txgbe_dev_setup_link_thread_handler, dev) < 0) {
2920 : 0 : PMD_DRV_LOG(ERR, "Create link thread failed!");
2921 : 0 : __atomic_clear(&ad->link_thread_running, __ATOMIC_SEQ_CST);
2922 : : }
2923 : : } else {
2924 : 0 : PMD_DRV_LOG(ERR,
2925 : : "Other link thread is running now!");
2926 : : }
2927 : : }
2928 : 0 : return rte_eth_linkstatus_set(dev, &link);
2929 [ # # ]: 0 : } else if (!hw->dev_start) {
2930 : 0 : return rte_eth_linkstatus_set(dev, &link);
2931 : : }
2932 : :
2933 : 0 : intr->flags &= ~TXGBE_FLAG_NEED_LINK_CONFIG;
2934 : 0 : link.link_status = RTE_ETH_LINK_UP;
2935 : 0 : link.link_duplex = RTE_ETH_LINK_FULL_DUPLEX;
2936 : :
2937 [ # # # # : 0 : switch (link_speed) {
# # ]
2938 : 0 : default:
2939 : : case TXGBE_LINK_SPEED_UNKNOWN:
2940 : : link.link_duplex = RTE_ETH_LINK_FULL_DUPLEX;
2941 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_100M;
2942 : 0 : break;
2943 : :
2944 : 0 : case TXGBE_LINK_SPEED_100M_FULL:
2945 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_100M;
2946 : 0 : break;
2947 : :
2948 : 0 : case TXGBE_LINK_SPEED_1GB_FULL:
2949 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_1G;
2950 : 0 : break;
2951 : :
2952 : 0 : case TXGBE_LINK_SPEED_2_5GB_FULL:
2953 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_2_5G;
2954 : 0 : break;
2955 : :
2956 : 0 : case TXGBE_LINK_SPEED_5GB_FULL:
2957 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_5G;
2958 : 0 : break;
2959 : :
2960 : 0 : case TXGBE_LINK_SPEED_10GB_FULL:
2961 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_10G;
2962 : 0 : break;
2963 : : }
2964 : :
2965 : : /* Re configure MAC RX */
2966 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_raptor)
2967 : : wr32m(hw, TXGBE_MACRXFLT, TXGBE_MACRXFLT_PROMISC,
2968 : : TXGBE_MACRXFLT_PROMISC);
2969 : :
2970 : : return rte_eth_linkstatus_set(dev, &link);
2971 : : }
2972 : :
2973 : : static int
2974 : 0 : txgbe_dev_link_update(struct rte_eth_dev *dev, int wait_to_complete)
2975 : : {
2976 : 0 : return txgbe_dev_link_update_share(dev, wait_to_complete);
2977 : : }
2978 : :
2979 : : static int
2980 : 0 : txgbe_dev_promiscuous_enable(struct rte_eth_dev *dev)
2981 : : {
2982 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2983 : : uint32_t fctrl;
2984 : :
2985 : : fctrl = rd32(hw, TXGBE_PSRCTL);
2986 : 0 : fctrl |= (TXGBE_PSRCTL_UCP | TXGBE_PSRCTL_MCP);
2987 : : wr32(hw, TXGBE_PSRCTL, fctrl);
2988 : :
2989 : 0 : return 0;
2990 : : }
2991 : :
2992 : : static int
2993 : 0 : txgbe_dev_promiscuous_disable(struct rte_eth_dev *dev)
2994 : : {
2995 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2996 : : uint32_t fctrl;
2997 : :
2998 : : fctrl = rd32(hw, TXGBE_PSRCTL);
2999 : 0 : fctrl &= (~TXGBE_PSRCTL_UCP);
3000 [ # # ]: 0 : if (dev->data->all_multicast == 1)
3001 : 0 : fctrl |= TXGBE_PSRCTL_MCP;
3002 : : else
3003 : 0 : fctrl &= (~TXGBE_PSRCTL_MCP);
3004 : : wr32(hw, TXGBE_PSRCTL, fctrl);
3005 : :
3006 : 0 : return 0;
3007 : : }
3008 : :
3009 : : static int
3010 : 0 : txgbe_dev_allmulticast_enable(struct rte_eth_dev *dev)
3011 : : {
3012 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3013 : : uint32_t fctrl;
3014 : :
3015 : : fctrl = rd32(hw, TXGBE_PSRCTL);
3016 : 0 : fctrl |= TXGBE_PSRCTL_MCP;
3017 : : wr32(hw, TXGBE_PSRCTL, fctrl);
3018 : :
3019 : 0 : return 0;
3020 : : }
3021 : :
3022 : : static int
3023 : 0 : txgbe_dev_allmulticast_disable(struct rte_eth_dev *dev)
3024 : : {
3025 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3026 : : uint32_t fctrl;
3027 : :
3028 [ # # ]: 0 : if (dev->data->promiscuous == 1)
3029 : : return 0; /* must remain in all_multicast mode */
3030 : :
3031 : : fctrl = rd32(hw, TXGBE_PSRCTL);
3032 : 0 : fctrl &= (~TXGBE_PSRCTL_MCP);
3033 : : wr32(hw, TXGBE_PSRCTL, fctrl);
3034 : :
3035 : 0 : return 0;
3036 : : }
3037 : :
3038 : : /**
3039 : : * It clears the interrupt causes and enables the interrupt.
3040 : : * It will be called once only during nic initialized.
3041 : : *
3042 : : * @param dev
3043 : : * Pointer to struct rte_eth_dev.
3044 : : * @param on
3045 : : * Enable or Disable.
3046 : : *
3047 : : * @return
3048 : : * - On success, zero.
3049 : : * - On failure, a negative value.
3050 : : */
3051 : : static int
3052 : 0 : txgbe_dev_lsc_interrupt_setup(struct rte_eth_dev *dev, uint8_t on)
3053 : : {
3054 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3055 : :
3056 : 0 : txgbe_dev_link_status_print(dev);
3057 [ # # ]: 0 : if (on)
3058 : 0 : intr->mask_misc |= TXGBE_ICRMISC_LSC;
3059 : : else
3060 : 0 : intr->mask_misc &= ~TXGBE_ICRMISC_LSC;
3061 : :
3062 : 0 : return 0;
3063 : : }
3064 : :
3065 : : static int
3066 : : txgbe_dev_misc_interrupt_setup(struct rte_eth_dev *dev)
3067 : : {
3068 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3069 : : u64 mask;
3070 : :
3071 : : mask = TXGBE_ICR_MASK;
3072 : : mask &= (1ULL << TXGBE_MISC_VEC_ID);
3073 : 0 : intr->mask |= mask;
3074 : 0 : intr->mask_misc |= TXGBE_ICRMISC_GPIO;
3075 [ # # ]: 0 : intr->mask_misc |= TXGBE_ICRMISC_ANDONE;
3076 : : return 0;
3077 : : }
3078 : :
3079 : : /**
3080 : : * It clears the interrupt causes and enables the interrupt.
3081 : : * It will be called once only during nic initialized.
3082 : : *
3083 : : * @param dev
3084 : : * Pointer to struct rte_eth_dev.
3085 : : *
3086 : : * @return
3087 : : * - On success, zero.
3088 : : * - On failure, a negative value.
3089 : : */
3090 : : static int
3091 : : txgbe_dev_rxq_interrupt_setup(struct rte_eth_dev *dev)
3092 : : {
3093 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3094 : : u64 mask;
3095 : :
3096 : : mask = TXGBE_ICR_MASK;
3097 : : mask &= ~((1ULL << TXGBE_RX_VEC_START) - 1);
3098 : 0 : intr->mask |= mask;
3099 : :
3100 : 0 : return 0;
3101 : : }
3102 : :
3103 : : /**
3104 : : * It clears the interrupt causes and enables the interrupt.
3105 : : * It will be called once only during nic initialized.
3106 : : *
3107 : : * @param dev
3108 : : * Pointer to struct rte_eth_dev.
3109 : : *
3110 : : * @return
3111 : : * - On success, zero.
3112 : : * - On failure, a negative value.
3113 : : */
3114 : : static int
3115 : : txgbe_dev_macsec_interrupt_setup(struct rte_eth_dev *dev)
3116 : : {
3117 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3118 : :
3119 : 0 : intr->mask_misc |= TXGBE_ICRMISC_LNKSEC;
3120 : :
3121 : : return 0;
3122 : : }
3123 : :
3124 : : /*
3125 : : * It reads ICR and sets flag (TXGBE_ICRMISC_LSC) for the link_update.
3126 : : *
3127 : : * @param dev
3128 : : * Pointer to struct rte_eth_dev.
3129 : : *
3130 : : * @return
3131 : : * - On success, zero.
3132 : : * - On failure, a negative value.
3133 : : */
3134 : : static int
3135 : 0 : txgbe_dev_interrupt_get_status(struct rte_eth_dev *dev,
3136 : : struct rte_intr_handle *intr_handle)
3137 : : {
3138 : : uint32_t eicr;
3139 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3140 : : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3141 : :
3142 [ # # # # ]: 0 : if (rte_intr_type_get(intr_handle) != RTE_INTR_HANDLE_UIO &&
3143 : 0 : rte_intr_type_get(intr_handle) != RTE_INTR_HANDLE_VFIO_MSIX)
3144 : : wr32(hw, TXGBE_PX_INTA, 1);
3145 : :
3146 : : /* read-on-clear nic registers here */
3147 : 0 : eicr = ((u32 *)hw->isb_mem)[TXGBE_ISB_MISC];
3148 : 0 : PMD_DRV_LOG(DEBUG, "eicr %x", eicr);
3149 : :
3150 : 0 : intr->flags = 0;
3151 : :
3152 : : /* set flag for async link update */
3153 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_LSC)
3154 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
3155 : :
3156 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_ANDONE)
3157 : 0 : intr->flags |= TXGBE_FLAG_NEED_AN_CONFIG;
3158 : :
3159 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_VFMBX)
3160 : 0 : intr->flags |= TXGBE_FLAG_MAILBOX;
3161 : :
3162 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_LNKSEC)
3163 : 0 : intr->flags |= TXGBE_FLAG_MACSEC;
3164 : :
3165 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_GPIO)
3166 : 0 : intr->flags |= TXGBE_FLAG_PHY_INTERRUPT;
3167 : :
3168 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_HEAT)
3169 : 0 : intr->flags |= TXGBE_FLAG_OVERHEAT;
3170 : :
3171 : 0 : ((u32 *)hw->isb_mem)[TXGBE_ISB_MISC] = 0;
3172 : :
3173 : 0 : return 0;
3174 : : }
3175 : :
3176 : : /**
3177 : : * It gets and then prints the link status.
3178 : : *
3179 : : * @param dev
3180 : : * Pointer to struct rte_eth_dev.
3181 : : *
3182 : : * @return
3183 : : * - On success, zero.
3184 : : * - On failure, a negative value.
3185 : : */
3186 : : static void
3187 : 0 : txgbe_dev_link_status_print(struct rte_eth_dev *dev)
3188 : : {
3189 [ # # ]: 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
3190 : : struct rte_eth_link link;
3191 : :
3192 : : rte_eth_linkstatus_get(dev, &link);
3193 : :
3194 [ # # ]: 0 : if (link.link_status) {
3195 [ # # ]: 0 : PMD_INIT_LOG(INFO, "Port %d: Link Up - speed %u Mbps - %s",
3196 : : (int)(dev->data->port_id),
3197 : : (unsigned int)link.link_speed,
3198 : : link.link_duplex == RTE_ETH_LINK_FULL_DUPLEX ?
3199 : : "full-duplex" : "half-duplex");
3200 : : } else {
3201 : 0 : PMD_INIT_LOG(INFO, " Port %d: Link Down",
3202 : : (int)(dev->data->port_id));
3203 : : }
3204 : 0 : PMD_INIT_LOG(DEBUG, "PCI Address: " PCI_PRI_FMT,
3205 : : pci_dev->addr.domain,
3206 : : pci_dev->addr.bus,
3207 : : pci_dev->addr.devid,
3208 : : pci_dev->addr.function);
3209 : 0 : }
3210 : :
3211 : : /*
3212 : : * It executes link_update after knowing an interrupt occurred.
3213 : : *
3214 : : * @param dev
3215 : : * Pointer to struct rte_eth_dev.
3216 : : *
3217 : : * @return
3218 : : * - On success, zero.
3219 : : * - On failure, a negative value.
3220 : : */
3221 : : static int
3222 : 0 : txgbe_dev_interrupt_action(struct rte_eth_dev *dev,
3223 : : struct rte_intr_handle *intr_handle)
3224 : : {
3225 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3226 : : int64_t timeout;
3227 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3228 : :
3229 : 0 : PMD_DRV_LOG(DEBUG, "intr action type %d", intr->flags);
3230 : :
3231 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_MAILBOX) {
3232 : 0 : txgbe_pf_mbx_process(dev);
3233 : 0 : intr->flags &= ~TXGBE_FLAG_MAILBOX;
3234 : : }
3235 : :
3236 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_PHY_INTERRUPT) {
3237 : 0 : txgbe_dev_sfp_event(dev);
3238 : 0 : intr->flags &= ~TXGBE_FLAG_PHY_INTERRUPT;
3239 : : }
3240 : :
3241 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_NEED_AN_CONFIG) {
3242 [ # # ]: 0 : if (hw->devarg.auto_neg == 1 && hw->devarg.poll == 0) {
3243 : 0 : hw->mac.kr_handle(hw);
3244 : 0 : intr->flags &= ~TXGBE_FLAG_NEED_AN_CONFIG;
3245 : : }
3246 : : }
3247 : :
3248 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_NEED_LINK_UPDATE) {
3249 : : struct rte_eth_link link;
3250 : :
3251 : : /*get the link status before link update, for predicting later*/
3252 : : rte_eth_linkstatus_get(dev, &link);
3253 : :
3254 : : txgbe_dev_link_update(dev, 0);
3255 : :
3256 : : /* likely to up */
3257 [ # # ]: 0 : if (!link.link_status)
3258 : : /* handle it 1 sec later, wait it being stable */
3259 : : timeout = TXGBE_LINK_UP_CHECK_TIMEOUT;
3260 : : /* likely to down */
3261 [ # # ]: 0 : else if ((hw->subsystem_device_id & 0xFF) ==
3262 : 0 : TXGBE_DEV_ID_KR_KX_KX4 &&
3263 [ # # ]: 0 : hw->devarg.auto_neg == 1)
3264 : : /* handle it 2 sec later for backplane AN73 */
3265 : : timeout = 2000;
3266 : : else
3267 : : /* handle it 4 sec later, wait it being stable */
3268 : : timeout = TXGBE_LINK_DOWN_CHECK_TIMEOUT;
3269 : :
3270 : 0 : txgbe_dev_link_status_print(dev);
3271 [ # # ]: 0 : if (rte_eal_alarm_set(timeout * 1000,
3272 : : txgbe_dev_interrupt_delayed_handler,
3273 : : (void *)dev) < 0) {
3274 : 0 : PMD_DRV_LOG(ERR, "Error setting alarm");
3275 : : } else {
3276 : : /* only disable lsc interrupt */
3277 : 0 : intr->mask_misc &= ~TXGBE_ICRMISC_LSC;
3278 : :
3279 : 0 : intr->mask_orig = intr->mask;
3280 : : /* only disable all misc interrupts */
3281 : 0 : intr->mask &= ~(1ULL << TXGBE_MISC_VEC_ID);
3282 : : }
3283 : : }
3284 : :
3285 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_OVERHEAT) {
3286 : 0 : txgbe_dev_overheat(dev);
3287 : 0 : intr->flags &= ~TXGBE_FLAG_OVERHEAT;
3288 : : }
3289 : :
3290 : 0 : PMD_DRV_LOG(DEBUG, "enable intr immediately");
3291 : 0 : txgbe_enable_intr(dev);
3292 : 0 : rte_intr_enable(intr_handle);
3293 : :
3294 : 0 : return 0;
3295 : : }
3296 : :
3297 : : /**
3298 : : * Interrupt handler which shall be registered for alarm callback for delayed
3299 : : * handling specific interrupt to wait for the stable nic state. As the
3300 : : * NIC interrupt state is not stable for txgbe after link is just down,
3301 : : * it needs to wait 4 seconds to get the stable status.
3302 : : *
3303 : : * @param handle
3304 : : * Pointer to interrupt handle.
3305 : : * @param param
3306 : : * The address of parameter (struct rte_eth_dev *) registered before.
3307 : : *
3308 : : * @return
3309 : : * void
3310 : : */
3311 : : static void
3312 : 0 : txgbe_dev_interrupt_delayed_handler(void *param)
3313 : : {
3314 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
3315 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
3316 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
3317 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3318 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3319 : : uint32_t eicr;
3320 : :
3321 : 0 : txgbe_disable_intr(hw);
3322 : :
3323 : 0 : eicr = ((u32 *)hw->isb_mem)[TXGBE_ISB_MISC];
3324 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_VFMBX)
3325 : 0 : txgbe_pf_mbx_process(dev);
3326 : :
3327 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_PHY_INTERRUPT) {
3328 : 0 : hw->phy.handle_lasi(hw);
3329 : 0 : intr->flags &= ~TXGBE_FLAG_PHY_INTERRUPT;
3330 : : }
3331 : :
3332 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_NEED_LINK_UPDATE) {
3333 : : txgbe_dev_link_update(dev, 0);
3334 : 0 : intr->flags &= ~TXGBE_FLAG_NEED_LINK_UPDATE;
3335 : 0 : txgbe_dev_link_status_print(dev);
3336 : 0 : rte_eth_dev_callback_process(dev, RTE_ETH_EVENT_INTR_LSC,
3337 : : NULL);
3338 : : }
3339 : :
3340 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_MACSEC) {
3341 : 0 : rte_eth_dev_callback_process(dev, RTE_ETH_EVENT_MACSEC,
3342 : : NULL);
3343 : 0 : intr->flags &= ~TXGBE_FLAG_MACSEC;
3344 : : }
3345 : :
3346 : : /* restore original mask */
3347 [ # # ]: 0 : if (dev->data->dev_conf.intr_conf.lsc == 1)
3348 : 0 : intr->mask_misc |= TXGBE_ICRMISC_LSC;
3349 : :
3350 : 0 : intr->mask = intr->mask_orig;
3351 : 0 : intr->mask_orig = 0;
3352 : :
3353 : 0 : PMD_DRV_LOG(DEBUG, "enable intr in delayed handler S[%08x]", eicr);
3354 : 0 : txgbe_enable_intr(dev);
3355 : 0 : rte_intr_enable(intr_handle);
3356 : 0 : }
3357 : :
3358 : : /**
3359 : : * Interrupt handler triggered by NIC for handling
3360 : : * specific interrupt.
3361 : : *
3362 : : * @param handle
3363 : : * Pointer to interrupt handle.
3364 : : * @param param
3365 : : * The address of parameter (struct rte_eth_dev *) registered before.
3366 : : *
3367 : : * @return
3368 : : * void
3369 : : */
3370 : : static void
3371 : 0 : txgbe_dev_interrupt_handler(void *param)
3372 : : {
3373 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
3374 : :
3375 : 0 : txgbe_dev_interrupt_get_status(dev, dev->intr_handle);
3376 : 0 : txgbe_dev_interrupt_action(dev, dev->intr_handle);
3377 : 0 : }
3378 : :
3379 : : static int
3380 : 0 : txgbe_dev_led_on(struct rte_eth_dev *dev)
3381 : : {
3382 : : struct txgbe_hw *hw;
3383 : :
3384 : 0 : hw = TXGBE_DEV_HW(dev);
3385 [ # # ]: 0 : return txgbe_led_on(hw, TXGBE_LEDCTL_ACTIVE) == 0 ? 0 : -ENOTSUP;
3386 : : }
3387 : :
3388 : : static int
3389 : 0 : txgbe_dev_led_off(struct rte_eth_dev *dev)
3390 : : {
3391 : : struct txgbe_hw *hw;
3392 : :
3393 : 0 : hw = TXGBE_DEV_HW(dev);
3394 [ # # ]: 0 : return txgbe_led_off(hw, TXGBE_LEDCTL_ACTIVE) == 0 ? 0 : -ENOTSUP;
3395 : : }
3396 : :
3397 : : static int
3398 : 0 : txgbe_flow_ctrl_get(struct rte_eth_dev *dev, struct rte_eth_fc_conf *fc_conf)
3399 : : {
3400 : : struct txgbe_hw *hw;
3401 : : uint32_t mflcn_reg;
3402 : : uint32_t fccfg_reg;
3403 : : int rx_pause;
3404 : : int tx_pause;
3405 : :
3406 : 0 : hw = TXGBE_DEV_HW(dev);
3407 : :
3408 : 0 : fc_conf->pause_time = hw->fc.pause_time;
3409 : 0 : fc_conf->high_water = hw->fc.high_water[0];
3410 : 0 : fc_conf->low_water = hw->fc.low_water[0];
3411 : 0 : fc_conf->send_xon = hw->fc.send_xon;
3412 : 0 : fc_conf->autoneg = !hw->fc.disable_fc_autoneg;
3413 : :
3414 : : /*
3415 : : * Return rx_pause status according to actual setting of
3416 : : * RXFCCFG register.
3417 : : */
3418 : : mflcn_reg = rd32(hw, TXGBE_RXFCCFG);
3419 [ # # ]: 0 : if (mflcn_reg & (TXGBE_RXFCCFG_FC | TXGBE_RXFCCFG_PFC))
3420 : : rx_pause = 1;
3421 : : else
3422 : : rx_pause = 0;
3423 : :
3424 : : /*
3425 : : * Return tx_pause status according to actual setting of
3426 : : * TXFCCFG register.
3427 : : */
3428 : : fccfg_reg = rd32(hw, TXGBE_TXFCCFG);
3429 [ # # ]: 0 : if (fccfg_reg & (TXGBE_TXFCCFG_FC | TXGBE_TXFCCFG_PFC))
3430 : : tx_pause = 1;
3431 : : else
3432 : : tx_pause = 0;
3433 : :
3434 [ # # ]: 0 : if (rx_pause && tx_pause)
3435 : 0 : fc_conf->mode = RTE_ETH_FC_FULL;
3436 [ # # ]: 0 : else if (rx_pause)
3437 : 0 : fc_conf->mode = RTE_ETH_FC_RX_PAUSE;
3438 [ # # ]: 0 : else if (tx_pause)
3439 : 0 : fc_conf->mode = RTE_ETH_FC_TX_PAUSE;
3440 : : else
3441 : 0 : fc_conf->mode = RTE_ETH_FC_NONE;
3442 : :
3443 : 0 : return 0;
3444 : : }
3445 : :
3446 : : static int
3447 : 0 : txgbe_flow_ctrl_set(struct rte_eth_dev *dev, struct rte_eth_fc_conf *fc_conf)
3448 : : {
3449 : : struct txgbe_hw *hw;
3450 : : int err;
3451 : : uint32_t rx_buf_size;
3452 : : uint32_t max_high_water;
3453 : 0 : enum txgbe_fc_mode rte_fcmode_2_txgbe_fcmode[] = {
3454 : : txgbe_fc_none,
3455 : : txgbe_fc_rx_pause,
3456 : : txgbe_fc_tx_pause,
3457 : : txgbe_fc_full
3458 : : };
3459 : :
3460 : 0 : PMD_INIT_FUNC_TRACE();
3461 : :
3462 : 0 : hw = TXGBE_DEV_HW(dev);
3463 : : rx_buf_size = rd32(hw, TXGBE_PBRXSIZE(0));
3464 : 0 : PMD_INIT_LOG(DEBUG, "Rx packet buffer size = 0x%x", rx_buf_size);
3465 : :
3466 : : /*
3467 : : * At least reserve one Ethernet frame for watermark
3468 : : * high_water/low_water in kilo bytes for txgbe
3469 : : */
3470 : 0 : max_high_water = (rx_buf_size - RTE_ETHER_MAX_LEN) >> 10;
3471 [ # # ]: 0 : if (fc_conf->high_water > max_high_water ||
3472 [ # # ]: 0 : fc_conf->high_water < fc_conf->low_water) {
3473 : 0 : PMD_INIT_LOG(ERR, "Invalid high/low water setup value in KB");
3474 : 0 : PMD_INIT_LOG(ERR, "High_water must <= 0x%x", max_high_water);
3475 : 0 : return -EINVAL;
3476 : : }
3477 : :
3478 : 0 : hw->fc.requested_mode = rte_fcmode_2_txgbe_fcmode[fc_conf->mode];
3479 : 0 : hw->fc.pause_time = fc_conf->pause_time;
3480 : 0 : hw->fc.high_water[0] = fc_conf->high_water;
3481 : 0 : hw->fc.low_water[0] = fc_conf->low_water;
3482 : 0 : hw->fc.send_xon = fc_conf->send_xon;
3483 : 0 : hw->fc.disable_fc_autoneg = !fc_conf->autoneg;
3484 : :
3485 : 0 : err = txgbe_fc_enable(hw);
3486 : :
3487 : : /* Not negotiated is not an error case */
3488 [ # # ]: 0 : if (err == 0 || err == TXGBE_ERR_FC_NOT_NEGOTIATED) {
3489 : 0 : wr32m(hw, TXGBE_MACRXFLT, TXGBE_MACRXFLT_CTL_MASK,
3490 [ # # ]: 0 : (fc_conf->mac_ctrl_frame_fwd
3491 : : ? TXGBE_MACRXFLT_CTL_NOPS : TXGBE_MACRXFLT_CTL_DROP));
3492 : : txgbe_flush(hw);
3493 : :
3494 : 0 : return 0;
3495 : : }
3496 : :
3497 : 0 : PMD_INIT_LOG(ERR, "txgbe_fc_enable = 0x%x", err);
3498 : 0 : return -EIO;
3499 : : }
3500 : :
3501 : : static int
3502 : 0 : txgbe_priority_flow_ctrl_set(struct rte_eth_dev *dev,
3503 : : struct rte_eth_pfc_conf *pfc_conf)
3504 : : {
3505 : : int err;
3506 : : uint32_t rx_buf_size;
3507 : : uint32_t max_high_water;
3508 : : uint8_t tc_num;
3509 : 0 : uint8_t map[TXGBE_DCB_UP_MAX] = { 0 };
3510 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3511 : 0 : struct txgbe_dcb_config *dcb_config = TXGBE_DEV_DCB_CONFIG(dev);
3512 : :
3513 : 0 : enum txgbe_fc_mode rte_fcmode_2_txgbe_fcmode[] = {
3514 : : txgbe_fc_none,
3515 : : txgbe_fc_rx_pause,
3516 : : txgbe_fc_tx_pause,
3517 : : txgbe_fc_full
3518 : : };
3519 : :
3520 : 0 : PMD_INIT_FUNC_TRACE();
3521 : :
3522 : 0 : txgbe_dcb_unpack_map_cee(dcb_config, TXGBE_DCB_RX_CONFIG, map);
3523 : 0 : tc_num = map[pfc_conf->priority];
3524 : 0 : rx_buf_size = rd32(hw, TXGBE_PBRXSIZE(tc_num));
3525 : 0 : PMD_INIT_LOG(DEBUG, "Rx packet buffer size = 0x%x", rx_buf_size);
3526 : : /*
3527 : : * At least reserve one Ethernet frame for watermark
3528 : : * high_water/low_water in kilo bytes for txgbe
3529 : : */
3530 : 0 : max_high_water = (rx_buf_size - RTE_ETHER_MAX_LEN) >> 10;
3531 [ # # ]: 0 : if (pfc_conf->fc.high_water > max_high_water ||
3532 [ # # ]: 0 : pfc_conf->fc.high_water <= pfc_conf->fc.low_water) {
3533 : 0 : PMD_INIT_LOG(ERR, "Invalid high/low water setup value in KB");
3534 : 0 : PMD_INIT_LOG(ERR, "High_water must <= 0x%x", max_high_water);
3535 : 0 : return -EINVAL;
3536 : : }
3537 : :
3538 : 0 : hw->fc.requested_mode = rte_fcmode_2_txgbe_fcmode[pfc_conf->fc.mode];
3539 : 0 : hw->fc.pause_time = pfc_conf->fc.pause_time;
3540 : 0 : hw->fc.send_xon = pfc_conf->fc.send_xon;
3541 : 0 : hw->fc.low_water[tc_num] = pfc_conf->fc.low_water;
3542 : 0 : hw->fc.high_water[tc_num] = pfc_conf->fc.high_water;
3543 : :
3544 : 0 : err = txgbe_dcb_pfc_enable(hw, tc_num);
3545 : :
3546 : : /* Not negotiated is not an error case */
3547 [ # # ]: 0 : if (err == 0 || err == TXGBE_ERR_FC_NOT_NEGOTIATED)
3548 : : return 0;
3549 : :
3550 : 0 : PMD_INIT_LOG(ERR, "txgbe_dcb_pfc_enable = 0x%x", err);
3551 : 0 : return -EIO;
3552 : : }
3553 : :
3554 : : int
3555 : 0 : txgbe_dev_rss_reta_update(struct rte_eth_dev *dev,
3556 : : struct rte_eth_rss_reta_entry64 *reta_conf,
3557 : : uint16_t reta_size)
3558 : : {
3559 : : uint8_t i, j, mask;
3560 : : uint32_t reta;
3561 : : uint16_t idx, shift;
3562 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
3563 : : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3564 : :
3565 : 0 : PMD_INIT_FUNC_TRACE();
3566 : :
3567 [ # # ]: 0 : if (!txgbe_rss_update_sp(hw->mac.type)) {
3568 : 0 : PMD_DRV_LOG(ERR, "RSS reta update is not supported on this "
3569 : : "NIC.");
3570 : 0 : return -ENOTSUP;
3571 : : }
3572 : :
3573 [ # # ]: 0 : if (reta_size != RTE_ETH_RSS_RETA_SIZE_128) {
3574 : 0 : PMD_DRV_LOG(ERR, "The size of hash lookup table configured "
3575 : : "(%d) doesn't match the number hardware can supported "
3576 : : "(%d)", reta_size, RTE_ETH_RSS_RETA_SIZE_128);
3577 : 0 : return -EINVAL;
3578 : : }
3579 : :
3580 [ # # ]: 0 : for (i = 0; i < reta_size; i += 4) {
3581 : 0 : idx = i / RTE_ETH_RETA_GROUP_SIZE;
3582 : : shift = i % RTE_ETH_RETA_GROUP_SIZE;
3583 : 0 : mask = (uint8_t)RS64(reta_conf[idx].mask, shift, 0xF);
3584 [ # # ]: 0 : if (!mask)
3585 : 0 : continue;
3586 : :
3587 : 0 : reta = rd32at(hw, TXGBE_REG_RSSTBL, i >> 2);
3588 [ # # ]: 0 : for (j = 0; j < 4; j++) {
3589 [ # # ]: 0 : if (RS8(mask, j, 0x1)) {
3590 : 0 : reta &= ~(MS32(8 * j, 0xFF));
3591 : 0 : reta |= LS32(reta_conf[idx].reta[shift + j],
3592 : : 8 * j, 0xFF);
3593 : : }
3594 : : }
3595 : 0 : wr32at(hw, TXGBE_REG_RSSTBL, i >> 2, reta);
3596 : : }
3597 : 0 : adapter->rss_reta_updated = 1;
3598 : :
3599 : 0 : return 0;
3600 : : }
3601 : :
3602 : : int
3603 : 0 : txgbe_dev_rss_reta_query(struct rte_eth_dev *dev,
3604 : : struct rte_eth_rss_reta_entry64 *reta_conf,
3605 : : uint16_t reta_size)
3606 : : {
3607 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3608 : : uint8_t i, j, mask;
3609 : : uint32_t reta;
3610 : : uint16_t idx, shift;
3611 : :
3612 : 0 : PMD_INIT_FUNC_TRACE();
3613 : :
3614 [ # # ]: 0 : if (reta_size != RTE_ETH_RSS_RETA_SIZE_128) {
3615 : 0 : PMD_DRV_LOG(ERR, "The size of hash lookup table configured "
3616 : : "(%d) doesn't match the number hardware can supported "
3617 : : "(%d)", reta_size, RTE_ETH_RSS_RETA_SIZE_128);
3618 : 0 : return -EINVAL;
3619 : : }
3620 : :
3621 [ # # ]: 0 : for (i = 0; i < reta_size; i += 4) {
3622 : 0 : idx = i / RTE_ETH_RETA_GROUP_SIZE;
3623 : : shift = i % RTE_ETH_RETA_GROUP_SIZE;
3624 : 0 : mask = (uint8_t)RS64(reta_conf[idx].mask, shift, 0xF);
3625 [ # # ]: 0 : if (!mask)
3626 : 0 : continue;
3627 : :
3628 : 0 : reta = rd32at(hw, TXGBE_REG_RSSTBL, i >> 2);
3629 [ # # ]: 0 : for (j = 0; j < 4; j++) {
3630 [ # # ]: 0 : if (RS8(mask, j, 0x1))
3631 : 0 : reta_conf[idx].reta[shift + j] =
3632 : 0 : (uint16_t)RS32(reta, 8 * j, 0xFF);
3633 : : }
3634 : : }
3635 : :
3636 : : return 0;
3637 : : }
3638 : :
3639 : : static int
3640 : 0 : txgbe_add_rar(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr,
3641 : : uint32_t index, uint32_t pool)
3642 : : {
3643 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3644 : : uint32_t enable_addr = 1;
3645 : :
3646 : 0 : return txgbe_set_rar(hw, index, mac_addr->addr_bytes,
3647 : : pool, enable_addr);
3648 : : }
3649 : :
3650 : : static void
3651 : 0 : txgbe_remove_rar(struct rte_eth_dev *dev, uint32_t index)
3652 : : {
3653 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3654 : :
3655 : 0 : txgbe_clear_rar(hw, index);
3656 : 0 : }
3657 : :
3658 : : static int
3659 : 0 : txgbe_set_default_mac_addr(struct rte_eth_dev *dev, struct rte_ether_addr *addr)
3660 : : {
3661 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
3662 : :
3663 : : txgbe_remove_rar(dev, 0);
3664 : 0 : txgbe_add_rar(dev, addr, 0, pci_dev->max_vfs);
3665 : :
3666 : 0 : return 0;
3667 : : }
3668 : :
3669 : : static int
3670 : 0 : txgbe_dev_mtu_set(struct rte_eth_dev *dev, uint16_t mtu)
3671 : : {
3672 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3673 : : uint32_t frame_size = mtu + RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN;
3674 : : struct rte_eth_dev_data *dev_data = dev->data;
3675 : :
3676 : : /* If device is started, refuse mtu that requires the support of
3677 : : * scattered packets when this feature has not been enabled before.
3678 : : */
3679 [ # # ]: 0 : if (dev_data->dev_started && !dev_data->scattered_rx &&
3680 : 0 : (frame_size + 2 * RTE_VLAN_HLEN >
3681 [ # # ]: 0 : dev->data->min_rx_buf_size - RTE_PKTMBUF_HEADROOM)) {
3682 : 0 : PMD_INIT_LOG(ERR, "Stop port first.");
3683 : 0 : return -EINVAL;
3684 : : }
3685 : :
3686 [ # # ]: 0 : if (hw->mode)
3687 : : wr32m(hw, TXGBE_FRMSZ, TXGBE_FRMSZ_MAX_MASK,
3688 : : TXGBE_FRAME_SIZE_MAX);
3689 : : else
3690 : 0 : wr32m(hw, TXGBE_FRMSZ, TXGBE_FRMSZ_MAX_MASK,
3691 : 0 : TXGBE_FRMSZ_MAX(frame_size));
3692 : :
3693 : : return 0;
3694 : : }
3695 : :
3696 : : static uint32_t
3697 : 0 : txgbe_uta_vector(struct txgbe_hw *hw, struct rte_ether_addr *uc_addr)
3698 : : {
3699 : : uint32_t vector = 0;
3700 : :
3701 [ # # # # : 0 : switch (hw->mac.mc_filter_type) {
# ]
3702 : 0 : case 0: /* use bits [47:36] of the address */
3703 : 0 : vector = ((uc_addr->addr_bytes[4] >> 4) |
3704 : 0 : (((uint16_t)uc_addr->addr_bytes[5]) << 4));
3705 : 0 : break;
3706 : 0 : case 1: /* use bits [46:35] of the address */
3707 : 0 : vector = ((uc_addr->addr_bytes[4] >> 3) |
3708 : 0 : (((uint16_t)uc_addr->addr_bytes[5]) << 5));
3709 : 0 : break;
3710 : 0 : case 2: /* use bits [45:34] of the address */
3711 : 0 : vector = ((uc_addr->addr_bytes[4] >> 2) |
3712 : 0 : (((uint16_t)uc_addr->addr_bytes[5]) << 6));
3713 : 0 : break;
3714 : 0 : case 3: /* use bits [43:32] of the address */
3715 : 0 : vector = ((uc_addr->addr_bytes[4]) |
3716 : 0 : (((uint16_t)uc_addr->addr_bytes[5]) << 8));
3717 : 0 : break;
3718 : : default: /* Invalid mc_filter_type */
3719 : : break;
3720 : : }
3721 : :
3722 : : /* vector can only be 12-bits or boundary will be exceeded */
3723 : 0 : vector &= 0xFFF;
3724 : 0 : return vector;
3725 : : }
3726 : :
3727 : : static int
3728 : 0 : txgbe_uc_hash_table_set(struct rte_eth_dev *dev,
3729 : : struct rte_ether_addr *mac_addr, uint8_t on)
3730 : : {
3731 : : uint32_t vector;
3732 : : uint32_t uta_idx;
3733 : : uint32_t reg_val;
3734 : : uint32_t uta_mask;
3735 : : uint32_t psrctl;
3736 : :
3737 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3738 : : struct txgbe_uta_info *uta_info = TXGBE_DEV_UTA_INFO(dev);
3739 : :
3740 : : /* The UTA table only exists on pf hardware */
3741 [ # # ]: 0 : if (hw->mac.type < txgbe_mac_raptor)
3742 : : return -ENOTSUP;
3743 : :
3744 : 0 : vector = txgbe_uta_vector(hw, mac_addr);
3745 : 0 : uta_idx = (vector >> 5) & 0x7F;
3746 : 0 : uta_mask = 0x1UL << (vector & 0x1F);
3747 : :
3748 [ # # ]: 0 : if (!!on == !!(uta_info->uta_shadow[uta_idx] & uta_mask))
3749 : : return 0;
3750 : :
3751 : 0 : reg_val = rd32(hw, TXGBE_UCADDRTBL(uta_idx));
3752 [ # # ]: 0 : if (on) {
3753 : 0 : uta_info->uta_in_use++;
3754 : 0 : reg_val |= uta_mask;
3755 : 0 : uta_info->uta_shadow[uta_idx] |= uta_mask;
3756 : : } else {
3757 : 0 : uta_info->uta_in_use--;
3758 : 0 : reg_val &= ~uta_mask;
3759 : 0 : uta_info->uta_shadow[uta_idx] &= ~uta_mask;
3760 : : }
3761 : :
3762 : : wr32(hw, TXGBE_UCADDRTBL(uta_idx), reg_val);
3763 : :
3764 : : psrctl = rd32(hw, TXGBE_PSRCTL);
3765 [ # # ]: 0 : if (uta_info->uta_in_use > 0)
3766 : 0 : psrctl |= TXGBE_PSRCTL_UCHFENA;
3767 : : else
3768 : 0 : psrctl &= ~TXGBE_PSRCTL_UCHFENA;
3769 : :
3770 : 0 : psrctl &= ~TXGBE_PSRCTL_ADHF12_MASK;
3771 : 0 : psrctl |= TXGBE_PSRCTL_ADHF12(hw->mac.mc_filter_type);
3772 : : wr32(hw, TXGBE_PSRCTL, psrctl);
3773 : :
3774 : 0 : return 0;
3775 : : }
3776 : :
3777 : : static int
3778 : 0 : txgbe_uc_all_hash_table_set(struct rte_eth_dev *dev, uint8_t on)
3779 : : {
3780 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3781 : : struct txgbe_uta_info *uta_info = TXGBE_DEV_UTA_INFO(dev);
3782 : : uint32_t psrctl;
3783 : : int i;
3784 : :
3785 : : /* The UTA table only exists on pf hardware */
3786 [ # # ]: 0 : if (hw->mac.type < txgbe_mac_raptor)
3787 : : return -ENOTSUP;
3788 : :
3789 [ # # ]: 0 : if (on) {
3790 [ # # ]: 0 : for (i = 0; i < RTE_ETH_VMDQ_NUM_UC_HASH_ARRAY; i++) {
3791 : 0 : uta_info->uta_shadow[i] = ~0;
3792 : 0 : wr32(hw, TXGBE_UCADDRTBL(i), ~0);
3793 : : }
3794 : : } else {
3795 [ # # ]: 0 : for (i = 0; i < RTE_ETH_VMDQ_NUM_UC_HASH_ARRAY; i++) {
3796 : 0 : uta_info->uta_shadow[i] = 0;
3797 : 0 : wr32(hw, TXGBE_UCADDRTBL(i), 0);
3798 : : }
3799 : : }
3800 : :
3801 : : psrctl = rd32(hw, TXGBE_PSRCTL);
3802 [ # # ]: 0 : if (on)
3803 : 0 : psrctl |= TXGBE_PSRCTL_UCHFENA;
3804 : : else
3805 : 0 : psrctl &= ~TXGBE_PSRCTL_UCHFENA;
3806 : :
3807 : 0 : psrctl &= ~TXGBE_PSRCTL_ADHF12_MASK;
3808 : 0 : psrctl |= TXGBE_PSRCTL_ADHF12(hw->mac.mc_filter_type);
3809 : : wr32(hw, TXGBE_PSRCTL, psrctl);
3810 : :
3811 : 0 : return 0;
3812 : : }
3813 : :
3814 : : uint32_t
3815 : 0 : txgbe_convert_vm_rx_mask_to_val(uint16_t rx_mask, uint32_t orig_val)
3816 : : {
3817 : : uint32_t new_val = orig_val;
3818 : :
3819 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_UNTAG)
3820 : 0 : new_val |= TXGBE_POOLETHCTL_UTA;
3821 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_HASH_MC)
3822 : 0 : new_val |= TXGBE_POOLETHCTL_MCHA;
3823 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_HASH_UC)
3824 : 0 : new_val |= TXGBE_POOLETHCTL_UCHA;
3825 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_BROADCAST)
3826 : 0 : new_val |= TXGBE_POOLETHCTL_BCA;
3827 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_MULTICAST)
3828 : 0 : new_val |= TXGBE_POOLETHCTL_MCP;
3829 : :
3830 : 0 : return new_val;
3831 : : }
3832 : :
3833 : : static int
3834 : 0 : txgbe_dev_rx_queue_intr_enable(struct rte_eth_dev *dev, uint16_t queue_id)
3835 : : {
3836 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
3837 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
3838 : : uint32_t mask;
3839 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3840 : :
3841 [ # # ]: 0 : if (queue_id < 32) {
3842 : : mask = rd32(hw, TXGBE_IMS(0));
3843 : 0 : mask &= (1 << queue_id);
3844 : : wr32(hw, TXGBE_IMS(0), mask);
3845 [ # # ]: 0 : } else if (queue_id < 64) {
3846 : : mask = rd32(hw, TXGBE_IMS(1));
3847 : 0 : mask &= (1 << (queue_id - 32));
3848 : : wr32(hw, TXGBE_IMS(1), mask);
3849 : : }
3850 : 0 : rte_intr_enable(intr_handle);
3851 : :
3852 : 0 : return 0;
3853 : : }
3854 : :
3855 : : static int
3856 : 0 : txgbe_dev_rx_queue_intr_disable(struct rte_eth_dev *dev, uint16_t queue_id)
3857 : : {
3858 : : uint32_t mask;
3859 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3860 : :
3861 [ # # ]: 0 : if (queue_id < 32) {
3862 : : mask = rd32(hw, TXGBE_IMS(0));
3863 : 0 : mask &= ~(1 << queue_id);
3864 : : wr32(hw, TXGBE_IMS(0), mask);
3865 [ # # ]: 0 : } else if (queue_id < 64) {
3866 : : mask = rd32(hw, TXGBE_IMS(1));
3867 : 0 : mask &= ~(1 << (queue_id - 32));
3868 : : wr32(hw, TXGBE_IMS(1), mask);
3869 : : }
3870 : :
3871 : 0 : return 0;
3872 : : }
3873 : :
3874 : : /**
3875 : : * set the IVAR registers, mapping interrupt causes to vectors
3876 : : * @param hw
3877 : : * pointer to txgbe_hw struct
3878 : : * @direction
3879 : : * 0 for Rx, 1 for Tx, -1 for other causes
3880 : : * @queue
3881 : : * queue to map the corresponding interrupt to
3882 : : * @msix_vector
3883 : : * the vector to map to the corresponding queue
3884 : : */
3885 : : void
3886 : 0 : txgbe_set_ivar_map(struct txgbe_hw *hw, int8_t direction,
3887 : : uint8_t queue, uint8_t msix_vector)
3888 : : {
3889 : : uint32_t tmp, idx;
3890 : :
3891 [ # # ]: 0 : if (direction == -1) {
3892 : : /* other causes */
3893 : 0 : msix_vector |= TXGBE_IVARMISC_VLD;
3894 : : idx = 0;
3895 : : tmp = rd32(hw, TXGBE_IVARMISC);
3896 : 0 : tmp &= ~(0xFF << idx);
3897 : 0 : tmp |= (msix_vector << idx);
3898 : : wr32(hw, TXGBE_IVARMISC, tmp);
3899 : : } else {
3900 : : /* rx or tx causes */
3901 : : /* Workaround for ICR lost */
3902 : 0 : idx = ((16 * (queue & 1)) + (8 * direction));
3903 : 0 : tmp = rd32(hw, TXGBE_IVAR(queue >> 1));
3904 : 0 : tmp &= ~(0xFF << idx);
3905 : 0 : tmp |= (msix_vector << idx);
3906 : : wr32(hw, TXGBE_IVAR(queue >> 1), tmp);
3907 : : }
3908 : 0 : }
3909 : :
3910 : : /**
3911 : : * Sets up the hardware to properly generate MSI-X interrupts
3912 : : * @hw
3913 : : * board private structure
3914 : : */
3915 : : static void
3916 : 0 : txgbe_configure_msix(struct rte_eth_dev *dev)
3917 : : {
3918 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
3919 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
3920 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3921 : : uint32_t queue_id, base = TXGBE_MISC_VEC_ID;
3922 : : uint32_t vec = TXGBE_MISC_VEC_ID;
3923 : : uint32_t gpie;
3924 : :
3925 : : /* won't configure msix register if no mapping is done
3926 : : * between intr vector and event fd
3927 : : * but if misx has been enabled already, need to configure
3928 : : * auto clean, auto mask and throttling.
3929 : : */
3930 : : gpie = rd32(hw, TXGBE_GPIE);
3931 [ # # ]: 0 : if (!rte_intr_dp_is_en(intr_handle) &&
3932 [ # # ]: 0 : !(gpie & TXGBE_GPIE_MSIX))
3933 : : return;
3934 : :
3935 [ # # ]: 0 : if (rte_intr_allow_others(intr_handle)) {
3936 : : base = TXGBE_RX_VEC_START;
3937 : : vec = base;
3938 : : }
3939 : :
3940 : : /* setup GPIE for MSI-x mode */
3941 : : gpie = rd32(hw, TXGBE_GPIE);
3942 : 0 : gpie |= TXGBE_GPIE_MSIX;
3943 : : wr32(hw, TXGBE_GPIE, gpie);
3944 : :
3945 : : /* Populate the IVAR table and set the ITR values to the
3946 : : * corresponding register.
3947 : : */
3948 [ # # ]: 0 : if (rte_intr_dp_is_en(intr_handle)) {
3949 [ # # ]: 0 : for (queue_id = 0; queue_id < dev->data->nb_rx_queues;
3950 : 0 : queue_id++) {
3951 : : /* by default, 1:1 mapping */
3952 : 0 : txgbe_set_ivar_map(hw, 0, queue_id, vec);
3953 : 0 : rte_intr_vec_list_index_set(intr_handle,
3954 : : queue_id, vec);
3955 : 0 : if (vec < base + rte_intr_nb_efd_get(intr_handle)
3956 [ # # ]: 0 : - 1)
3957 : 0 : vec++;
3958 : : }
3959 : :
3960 : 0 : txgbe_set_ivar_map(hw, -1, 1, TXGBE_MISC_VEC_ID);
3961 : : }
3962 : : wr32(hw, TXGBE_ITR(TXGBE_MISC_VEC_ID),
3963 : : TXGBE_ITR_IVAL_10G(TXGBE_QUEUE_ITR_INTERVAL_DEFAULT)
3964 : : | TXGBE_ITR_WRDSA);
3965 : : }
3966 : :
3967 : : int
3968 : 0 : txgbe_set_queue_rate_limit(struct rte_eth_dev *dev,
3969 : : uint16_t queue_idx, uint32_t tx_rate)
3970 : : {
3971 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3972 : : uint32_t bcnrc_val;
3973 : :
3974 [ # # ]: 0 : if (queue_idx >= hw->mac.max_tx_queues)
3975 : : return -EINVAL;
3976 : :
3977 [ # # ]: 0 : if (tx_rate != 0) {
3978 : 0 : bcnrc_val = TXGBE_ARBTXRATE_MAX(tx_rate);
3979 : 0 : bcnrc_val |= TXGBE_ARBTXRATE_MIN(tx_rate / 2);
3980 : : } else {
3981 : : bcnrc_val = 0;
3982 : : }
3983 : :
3984 : : /*
3985 : : * Set global transmit compensation time to the MMW_SIZE in ARBTXMMW
3986 : : * register. MMW_SIZE=0x014 if 9728-byte jumbo is supported.
3987 : : */
3988 : : wr32(hw, TXGBE_ARBTXMMW, 0x14);
3989 : :
3990 : : /* Set ARBTXRATE of queue X */
3991 : : wr32(hw, TXGBE_ARBPOOLIDX, queue_idx);
3992 : : wr32(hw, TXGBE_ARBTXRATE, bcnrc_val);
3993 : : txgbe_flush(hw);
3994 : :
3995 : : return 0;
3996 : : }
3997 : :
3998 : : int
3999 : 0 : txgbe_syn_filter_set(struct rte_eth_dev *dev,
4000 : : struct rte_eth_syn_filter *filter,
4001 : : bool add)
4002 : : {
4003 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4004 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4005 : : uint32_t syn_info;
4006 : : uint32_t synqf;
4007 : :
4008 [ # # ]: 0 : if (filter->queue >= TXGBE_MAX_RX_QUEUE_NUM)
4009 : : return -EINVAL;
4010 : :
4011 : 0 : syn_info = filter_info->syn_info;
4012 : :
4013 [ # # ]: 0 : if (add) {
4014 [ # # ]: 0 : if (syn_info & TXGBE_SYNCLS_ENA)
4015 : : return -EINVAL;
4016 : 0 : synqf = (uint32_t)TXGBE_SYNCLS_QPID(filter->queue);
4017 : 0 : synqf |= TXGBE_SYNCLS_ENA;
4018 : :
4019 [ # # ]: 0 : if (filter->hig_pri)
4020 : 0 : synqf |= TXGBE_SYNCLS_HIPRIO;
4021 : : else
4022 : : synqf &= ~TXGBE_SYNCLS_HIPRIO;
4023 : : } else {
4024 : : synqf = rd32(hw, TXGBE_SYNCLS);
4025 [ # # ]: 0 : if (!(syn_info & TXGBE_SYNCLS_ENA))
4026 : : return -ENOENT;
4027 : 0 : synqf &= ~(TXGBE_SYNCLS_QPID_MASK | TXGBE_SYNCLS_ENA);
4028 : : }
4029 : :
4030 : 0 : filter_info->syn_info = synqf;
4031 : : wr32(hw, TXGBE_SYNCLS, synqf);
4032 : : txgbe_flush(hw);
4033 : : return 0;
4034 : : }
4035 : :
4036 : : static inline enum txgbe_5tuple_protocol
4037 : : convert_protocol_type(uint8_t protocol_value)
4038 : : {
4039 : 0 : if (protocol_value == IPPROTO_TCP)
4040 : : return TXGBE_5TF_PROT_TCP;
4041 [ # # ]: 0 : else if (protocol_value == IPPROTO_UDP)
4042 : : return TXGBE_5TF_PROT_UDP;
4043 [ # # ]: 0 : else if (protocol_value == IPPROTO_SCTP)
4044 : : return TXGBE_5TF_PROT_SCTP;
4045 : : else
4046 : 0 : return TXGBE_5TF_PROT_NONE;
4047 : : }
4048 : :
4049 : : /* inject a 5-tuple filter to HW */
4050 : : static inline void
4051 : 0 : txgbe_inject_5tuple_filter(struct rte_eth_dev *dev,
4052 : : struct txgbe_5tuple_filter *filter)
4053 : : {
4054 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4055 : : int i;
4056 : : uint32_t ftqf, sdpqf;
4057 : : uint32_t l34timir = 0;
4058 : : uint32_t mask = TXGBE_5TFCTL0_MASK;
4059 : :
4060 : 0 : i = filter->index;
4061 [ # # ]: 0 : sdpqf = TXGBE_5TFPORT_DST(be_to_le16(filter->filter_info.dst_port));
4062 [ # # ]: 0 : sdpqf |= TXGBE_5TFPORT_SRC(be_to_le16(filter->filter_info.src_port));
4063 : :
4064 : 0 : ftqf = TXGBE_5TFCTL0_PROTO(filter->filter_info.proto);
4065 : 0 : ftqf |= TXGBE_5TFCTL0_PRI(filter->filter_info.priority);
4066 [ # # ]: 0 : if (filter->filter_info.src_ip_mask == 0) /* 0 means compare. */
4067 : : mask &= ~TXGBE_5TFCTL0_MSADDR;
4068 [ # # ]: 0 : if (filter->filter_info.dst_ip_mask == 0)
4069 : 0 : mask &= ~TXGBE_5TFCTL0_MDADDR;
4070 [ # # ]: 0 : if (filter->filter_info.src_port_mask == 0)
4071 : 0 : mask &= ~TXGBE_5TFCTL0_MSPORT;
4072 [ # # ]: 0 : if (filter->filter_info.dst_port_mask == 0)
4073 : 0 : mask &= ~TXGBE_5TFCTL0_MDPORT;
4074 [ # # ]: 0 : if (filter->filter_info.proto_mask == 0)
4075 : 0 : mask &= ~TXGBE_5TFCTL0_MPROTO;
4076 : 0 : ftqf |= mask;
4077 : : ftqf |= TXGBE_5TFCTL0_MPOOL;
4078 : 0 : ftqf |= TXGBE_5TFCTL0_ENA;
4079 : :
4080 [ # # ]: 0 : wr32(hw, TXGBE_5TFDADDR(i), be_to_le32(filter->filter_info.dst_ip));
4081 [ # # ]: 0 : wr32(hw, TXGBE_5TFSADDR(i), be_to_le32(filter->filter_info.src_ip));
4082 : 0 : wr32(hw, TXGBE_5TFPORT(i), sdpqf);
4083 : 0 : wr32(hw, TXGBE_5TFCTL0(i), ftqf);
4084 : :
4085 : 0 : l34timir |= TXGBE_5TFCTL1_QP(filter->queue);
4086 : 0 : wr32(hw, TXGBE_5TFCTL1(i), l34timir);
4087 : 0 : }
4088 : :
4089 : : /*
4090 : : * add a 5tuple filter
4091 : : *
4092 : : * @param
4093 : : * dev: Pointer to struct rte_eth_dev.
4094 : : * index: the index the filter allocates.
4095 : : * filter: pointer to the filter that will be added.
4096 : : * rx_queue: the queue id the filter assigned to.
4097 : : *
4098 : : * @return
4099 : : * - On success, zero.
4100 : : * - On failure, a negative value.
4101 : : */
4102 : : static int
4103 : 0 : txgbe_add_5tuple_filter(struct rte_eth_dev *dev,
4104 : : struct txgbe_5tuple_filter *filter)
4105 : : {
4106 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4107 : : int i, idx, shift;
4108 : :
4109 : : /*
4110 : : * look for an unused 5tuple filter index,
4111 : : * and insert the filter to list.
4112 : : */
4113 [ # # ]: 0 : for (i = 0; i < TXGBE_MAX_FTQF_FILTERS; i++) {
4114 : 0 : idx = i / (sizeof(uint32_t) * NBBY);
4115 : 0 : shift = i % (sizeof(uint32_t) * NBBY);
4116 [ # # ]: 0 : if (!(filter_info->fivetuple_mask[idx] & (1 << shift))) {
4117 : 0 : filter_info->fivetuple_mask[idx] |= 1 << shift;
4118 : 0 : filter->index = i;
4119 : 0 : TAILQ_INSERT_TAIL(&filter_info->fivetuple_list,
4120 : : filter,
4121 : : entries);
4122 : 0 : break;
4123 : : }
4124 : : }
4125 [ # # ]: 0 : if (i >= TXGBE_MAX_FTQF_FILTERS) {
4126 : 0 : PMD_DRV_LOG(ERR, "5tuple filters are full.");
4127 : 0 : return -ENOSYS;
4128 : : }
4129 : :
4130 : 0 : txgbe_inject_5tuple_filter(dev, filter);
4131 : :
4132 : 0 : return 0;
4133 : : }
4134 : :
4135 : : /*
4136 : : * remove a 5tuple filter
4137 : : *
4138 : : * @param
4139 : : * dev: Pointer to struct rte_eth_dev.
4140 : : * filter: the pointer of the filter will be removed.
4141 : : */
4142 : : static void
4143 : 0 : txgbe_remove_5tuple_filter(struct rte_eth_dev *dev,
4144 : : struct txgbe_5tuple_filter *filter)
4145 : : {
4146 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4147 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4148 : 0 : uint16_t index = filter->index;
4149 : :
4150 : 0 : filter_info->fivetuple_mask[index / (sizeof(uint32_t) * NBBY)] &=
4151 : 0 : ~(1 << (index % (sizeof(uint32_t) * NBBY)));
4152 [ # # ]: 0 : TAILQ_REMOVE(&filter_info->fivetuple_list, filter, entries);
4153 : 0 : rte_free(filter);
4154 : :
4155 : 0 : wr32(hw, TXGBE_5TFDADDR(index), 0);
4156 : 0 : wr32(hw, TXGBE_5TFSADDR(index), 0);
4157 : 0 : wr32(hw, TXGBE_5TFPORT(index), 0);
4158 : 0 : wr32(hw, TXGBE_5TFCTL0(index), 0);
4159 : 0 : wr32(hw, TXGBE_5TFCTL1(index), 0);
4160 : 0 : }
4161 : :
4162 : : static inline struct txgbe_5tuple_filter *
4163 : : txgbe_5tuple_filter_lookup(struct txgbe_5tuple_filter_list *filter_list,
4164 : : struct txgbe_5tuple_filter_info *key)
4165 : : {
4166 : : struct txgbe_5tuple_filter *it;
4167 : :
4168 [ # # ]: 0 : TAILQ_FOREACH(it, filter_list, entries) {
4169 [ # # ]: 0 : if (memcmp(key, &it->filter_info,
4170 : : sizeof(struct txgbe_5tuple_filter_info)) == 0) {
4171 : : return it;
4172 : : }
4173 : : }
4174 : : return NULL;
4175 : : }
4176 : :
4177 : : /* translate elements in struct rte_eth_ntuple_filter
4178 : : * to struct txgbe_5tuple_filter_info
4179 : : */
4180 : : static inline int
4181 : 0 : ntuple_filter_to_5tuple(struct rte_eth_ntuple_filter *filter,
4182 : : struct txgbe_5tuple_filter_info *filter_info)
4183 : : {
4184 [ # # ]: 0 : if (filter->queue >= TXGBE_MAX_RX_QUEUE_NUM ||
4185 [ # # # # ]: 0 : filter->priority > TXGBE_5TUPLE_MAX_PRI ||
4186 : : filter->priority < TXGBE_5TUPLE_MIN_PRI)
4187 : : return -EINVAL;
4188 : :
4189 [ # # # ]: 0 : switch (filter->dst_ip_mask) {
4190 : 0 : case UINT32_MAX:
4191 : 0 : filter_info->dst_ip_mask = 0;
4192 : 0 : filter_info->dst_ip = filter->dst_ip;
4193 : 0 : break;
4194 : 0 : case 0:
4195 : 0 : filter_info->dst_ip_mask = 1;
4196 : 0 : break;
4197 : 0 : default:
4198 : 0 : PMD_DRV_LOG(ERR, "invalid dst_ip mask.");
4199 : 0 : return -EINVAL;
4200 : : }
4201 : :
4202 [ # # # ]: 0 : switch (filter->src_ip_mask) {
4203 : 0 : case UINT32_MAX:
4204 : 0 : filter_info->src_ip_mask = 0;
4205 : 0 : filter_info->src_ip = filter->src_ip;
4206 : 0 : break;
4207 : 0 : case 0:
4208 : 0 : filter_info->src_ip_mask = 1;
4209 : 0 : break;
4210 : 0 : default:
4211 : 0 : PMD_DRV_LOG(ERR, "invalid src_ip mask.");
4212 : 0 : return -EINVAL;
4213 : : }
4214 : :
4215 [ # # # ]: 0 : switch (filter->dst_port_mask) {
4216 : 0 : case UINT16_MAX:
4217 : 0 : filter_info->dst_port_mask = 0;
4218 : 0 : filter_info->dst_port = filter->dst_port;
4219 : 0 : break;
4220 : 0 : case 0:
4221 : 0 : filter_info->dst_port_mask = 1;
4222 : 0 : break;
4223 : 0 : default:
4224 : 0 : PMD_DRV_LOG(ERR, "invalid dst_port mask.");
4225 : 0 : return -EINVAL;
4226 : : }
4227 : :
4228 [ # # # ]: 0 : switch (filter->src_port_mask) {
4229 : 0 : case UINT16_MAX:
4230 : 0 : filter_info->src_port_mask = 0;
4231 : 0 : filter_info->src_port = filter->src_port;
4232 : 0 : break;
4233 : 0 : case 0:
4234 : 0 : filter_info->src_port_mask = 1;
4235 : 0 : break;
4236 : 0 : default:
4237 : 0 : PMD_DRV_LOG(ERR, "invalid src_port mask.");
4238 : 0 : return -EINVAL;
4239 : : }
4240 : :
4241 [ # # # ]: 0 : switch (filter->proto_mask) {
4242 : 0 : case UINT8_MAX:
4243 : 0 : filter_info->proto_mask = 0;
4244 : 0 : filter_info->proto =
4245 [ # # ]: 0 : convert_protocol_type(filter->proto);
4246 : 0 : break;
4247 : 0 : case 0:
4248 : 0 : filter_info->proto_mask = 1;
4249 : 0 : break;
4250 : 0 : default:
4251 : 0 : PMD_DRV_LOG(ERR, "invalid protocol mask.");
4252 : 0 : return -EINVAL;
4253 : : }
4254 : :
4255 : 0 : filter_info->priority = (uint8_t)filter->priority;
4256 : 0 : return 0;
4257 : : }
4258 : :
4259 : : /*
4260 : : * add or delete a ntuple filter
4261 : : *
4262 : : * @param
4263 : : * dev: Pointer to struct rte_eth_dev.
4264 : : * ntuple_filter: Pointer to struct rte_eth_ntuple_filter
4265 : : * add: if true, add filter, if false, remove filter
4266 : : *
4267 : : * @return
4268 : : * - On success, zero.
4269 : : * - On failure, a negative value.
4270 : : */
4271 : : int
4272 : 0 : txgbe_add_del_ntuple_filter(struct rte_eth_dev *dev,
4273 : : struct rte_eth_ntuple_filter *ntuple_filter,
4274 : : bool add)
4275 : : {
4276 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4277 : : struct txgbe_5tuple_filter_info filter_5tuple;
4278 : : struct txgbe_5tuple_filter *filter;
4279 : : int ret;
4280 : :
4281 [ # # ]: 0 : if (ntuple_filter->flags != RTE_5TUPLE_FLAGS) {
4282 : 0 : PMD_DRV_LOG(ERR, "only 5tuple is supported.");
4283 : 0 : return -EINVAL;
4284 : : }
4285 : :
4286 : : memset(&filter_5tuple, 0, sizeof(struct txgbe_5tuple_filter_info));
4287 : 0 : ret = ntuple_filter_to_5tuple(ntuple_filter, &filter_5tuple);
4288 [ # # ]: 0 : if (ret < 0)
4289 : : return ret;
4290 : :
4291 : : filter = txgbe_5tuple_filter_lookup(&filter_info->fivetuple_list,
4292 : : &filter_5tuple);
4293 [ # # ]: 0 : if (filter != NULL && add) {
4294 : 0 : PMD_DRV_LOG(ERR, "filter exists.");
4295 : 0 : return -EEXIST;
4296 : : }
4297 [ # # ]: 0 : if (filter == NULL && !add) {
4298 : 0 : PMD_DRV_LOG(ERR, "filter doesn't exist.");
4299 : 0 : return -ENOENT;
4300 : : }
4301 : :
4302 [ # # ]: 0 : if (add) {
4303 : 0 : filter = rte_zmalloc("txgbe_5tuple_filter",
4304 : : sizeof(struct txgbe_5tuple_filter), 0);
4305 [ # # ]: 0 : if (filter == NULL)
4306 : : return -ENOMEM;
4307 [ # # ]: 0 : rte_memcpy(&filter->filter_info,
4308 : : &filter_5tuple,
4309 : : sizeof(struct txgbe_5tuple_filter_info));
4310 : 0 : filter->queue = ntuple_filter->queue;
4311 : 0 : ret = txgbe_add_5tuple_filter(dev, filter);
4312 [ # # ]: 0 : if (ret < 0) {
4313 : 0 : rte_free(filter);
4314 : 0 : return ret;
4315 : : }
4316 : : } else {
4317 : 0 : txgbe_remove_5tuple_filter(dev, filter);
4318 : : }
4319 : :
4320 : : return 0;
4321 : : }
4322 : :
4323 : : int
4324 : 0 : txgbe_add_del_ethertype_filter(struct rte_eth_dev *dev,
4325 : : struct rte_eth_ethertype_filter *filter,
4326 : : bool add)
4327 : : {
4328 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4329 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4330 : : uint32_t etqf = 0;
4331 : : uint32_t etqs = 0;
4332 : : int ret;
4333 : : struct txgbe_ethertype_filter ethertype_filter;
4334 : :
4335 [ # # ]: 0 : if (filter->queue >= TXGBE_MAX_RX_QUEUE_NUM)
4336 : : return -EINVAL;
4337 : :
4338 [ # # ]: 0 : if (filter->ether_type == RTE_ETHER_TYPE_IPV4 ||
4339 : : filter->ether_type == RTE_ETHER_TYPE_IPV6) {
4340 : 0 : PMD_DRV_LOG(ERR, "unsupported ether_type(0x%04x) in"
4341 : : " ethertype filter.", filter->ether_type);
4342 : 0 : return -EINVAL;
4343 : : }
4344 : :
4345 [ # # ]: 0 : if (filter->flags & RTE_ETHTYPE_FLAGS_MAC) {
4346 : 0 : PMD_DRV_LOG(ERR, "mac compare is unsupported.");
4347 : 0 : return -EINVAL;
4348 : : }
4349 [ # # ]: 0 : if (filter->flags & RTE_ETHTYPE_FLAGS_DROP) {
4350 : 0 : PMD_DRV_LOG(ERR, "drop option is unsupported.");
4351 : 0 : return -EINVAL;
4352 : : }
4353 : :
4354 : 0 : ret = txgbe_ethertype_filter_lookup(filter_info, filter->ether_type);
4355 [ # # ]: 0 : if (ret >= 0 && add) {
4356 : 0 : PMD_DRV_LOG(ERR, "ethertype (0x%04x) filter exists.",
4357 : : filter->ether_type);
4358 : 0 : return -EEXIST;
4359 : : }
4360 [ # # ]: 0 : if (ret < 0 && !add) {
4361 : 0 : PMD_DRV_LOG(ERR, "ethertype (0x%04x) filter doesn't exist.",
4362 : : filter->ether_type);
4363 : 0 : return -ENOENT;
4364 : : }
4365 : :
4366 [ # # ]: 0 : if (add) {
4367 : : etqf = TXGBE_ETFLT_ENA;
4368 : 0 : etqf |= TXGBE_ETFLT_ETID(filter->ether_type);
4369 : 0 : etqs |= TXGBE_ETCLS_QPID(filter->queue);
4370 : 0 : etqs |= TXGBE_ETCLS_QENA;
4371 : :
4372 : 0 : ethertype_filter.ethertype = filter->ether_type;
4373 : 0 : ethertype_filter.etqf = etqf;
4374 : 0 : ethertype_filter.etqs = etqs;
4375 : 0 : ethertype_filter.conf = FALSE;
4376 : 0 : ret = txgbe_ethertype_filter_insert(filter_info,
4377 : : ðertype_filter);
4378 [ # # ]: 0 : if (ret < 0) {
4379 : 0 : PMD_DRV_LOG(ERR, "ethertype filters are full.");
4380 : 0 : return -ENOSPC;
4381 : : }
4382 : : } else {
4383 [ # # ]: 0 : ret = txgbe_ethertype_filter_remove(filter_info, (uint8_t)ret);
4384 : : if (ret < 0)
4385 : : return -ENOSYS;
4386 : : }
4387 : 0 : wr32(hw, TXGBE_ETFLT(ret), etqf);
4388 : 0 : wr32(hw, TXGBE_ETCLS(ret), etqs);
4389 : : txgbe_flush(hw);
4390 : :
4391 : : return 0;
4392 : : }
4393 : :
4394 : : static int
4395 : 0 : txgbe_dev_flow_ops_get(__rte_unused struct rte_eth_dev *dev,
4396 : : const struct rte_flow_ops **ops)
4397 : : {
4398 : 0 : *ops = &txgbe_flow_ops;
4399 : 0 : return 0;
4400 : : }
4401 : :
4402 : : static u8 *
4403 : 0 : txgbe_dev_addr_list_itr(__rte_unused struct txgbe_hw *hw,
4404 : : u8 **mc_addr_ptr, u32 *vmdq)
4405 : : {
4406 : : u8 *mc_addr;
4407 : :
4408 : 0 : *vmdq = 0;
4409 : 0 : mc_addr = *mc_addr_ptr;
4410 : 0 : *mc_addr_ptr = (mc_addr + sizeof(struct rte_ether_addr));
4411 : 0 : return mc_addr;
4412 : : }
4413 : :
4414 : : int
4415 : 0 : txgbe_dev_set_mc_addr_list(struct rte_eth_dev *dev,
4416 : : struct rte_ether_addr *mc_addr_set,
4417 : : uint32_t nb_mc_addr)
4418 : : {
4419 : : struct txgbe_hw *hw;
4420 : : u8 *mc_addr_list;
4421 : :
4422 : 0 : hw = TXGBE_DEV_HW(dev);
4423 : : mc_addr_list = (u8 *)mc_addr_set;
4424 : 0 : return hw->mac.update_mc_addr_list(hw, mc_addr_list, nb_mc_addr,
4425 : : txgbe_dev_addr_list_itr, TRUE);
4426 : : }
4427 : :
4428 : : static uint64_t
4429 : : txgbe_read_systime_cyclecounter(struct rte_eth_dev *dev)
4430 : : {
4431 : : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4432 : : uint64_t systime_cycles;
4433 : :
4434 : 0 : systime_cycles = (uint64_t)rd32(hw, TXGBE_TSTIMEL);
4435 [ # # ]: 0 : systime_cycles |= (uint64_t)rd32(hw, TXGBE_TSTIMEH) << 32;
4436 : :
4437 : : return systime_cycles;
4438 : : }
4439 : :
4440 : : static uint64_t
4441 : : txgbe_read_rx_tstamp_cyclecounter(struct rte_eth_dev *dev)
4442 : : {
4443 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4444 : : uint64_t rx_tstamp_cycles;
4445 : :
4446 : : /* TSRXSTMPL stores ns and TSRXSTMPH stores seconds. */
4447 : 0 : rx_tstamp_cycles = (uint64_t)rd32(hw, TXGBE_TSRXSTMPL);
4448 [ # # ]: 0 : rx_tstamp_cycles |= (uint64_t)rd32(hw, TXGBE_TSRXSTMPH) << 32;
4449 : :
4450 : : return rx_tstamp_cycles;
4451 : : }
4452 : :
4453 : : static uint64_t
4454 : : txgbe_read_tx_tstamp_cyclecounter(struct rte_eth_dev *dev)
4455 : : {
4456 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4457 : : uint64_t tx_tstamp_cycles;
4458 : :
4459 : : /* TSTXSTMPL stores ns and TSTXSTMPH stores seconds. */
4460 : 0 : tx_tstamp_cycles = (uint64_t)rd32(hw, TXGBE_TSTXSTMPL);
4461 [ # # ]: 0 : tx_tstamp_cycles |= (uint64_t)rd32(hw, TXGBE_TSTXSTMPH) << 32;
4462 : :
4463 : : return tx_tstamp_cycles;
4464 : : }
4465 : :
4466 : : static void
4467 : 0 : txgbe_start_timecounters(struct rte_eth_dev *dev)
4468 : : {
4469 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4470 : : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
4471 : : struct rte_eth_link link;
4472 : : uint32_t incval = 0;
4473 : : uint32_t shift = 0;
4474 : :
4475 : : /* Get current link speed. */
4476 : : txgbe_dev_link_update(dev, 1);
4477 : : rte_eth_linkstatus_get(dev, &link);
4478 : :
4479 [ # # # ]: 0 : switch (link.link_speed) {
4480 : : case RTE_ETH_SPEED_NUM_100M:
4481 : : incval = TXGBE_INCVAL_100;
4482 : : shift = TXGBE_INCVAL_SHIFT_100;
4483 : : break;
4484 : 0 : case RTE_ETH_SPEED_NUM_1G:
4485 : : incval = TXGBE_INCVAL_1GB;
4486 : : shift = TXGBE_INCVAL_SHIFT_1GB;
4487 : 0 : break;
4488 : 0 : case RTE_ETH_SPEED_NUM_10G:
4489 : : default:
4490 : : incval = TXGBE_INCVAL_10GB;
4491 : : shift = TXGBE_INCVAL_SHIFT_10GB;
4492 : 0 : break;
4493 : : }
4494 : :
4495 : 0 : wr32(hw, TXGBE_TSTIMEINC, TXGBE_TSTIMEINC_VP(incval, 2));
4496 : :
4497 : 0 : memset(&adapter->systime_tc, 0, sizeof(struct rte_timecounter));
4498 : 0 : memset(&adapter->rx_tstamp_tc, 0, sizeof(struct rte_timecounter));
4499 : 0 : memset(&adapter->tx_tstamp_tc, 0, sizeof(struct rte_timecounter));
4500 : :
4501 : 0 : adapter->systime_tc.cc_mask = TXGBE_CYCLECOUNTER_MASK;
4502 : 0 : adapter->systime_tc.cc_shift = shift;
4503 : 0 : adapter->systime_tc.nsec_mask = (1ULL << shift) - 1;
4504 : :
4505 : 0 : adapter->rx_tstamp_tc.cc_mask = TXGBE_CYCLECOUNTER_MASK;
4506 : 0 : adapter->rx_tstamp_tc.cc_shift = shift;
4507 : 0 : adapter->rx_tstamp_tc.nsec_mask = (1ULL << shift) - 1;
4508 : :
4509 : 0 : adapter->tx_tstamp_tc.cc_mask = TXGBE_CYCLECOUNTER_MASK;
4510 : 0 : adapter->tx_tstamp_tc.cc_shift = shift;
4511 : 0 : adapter->tx_tstamp_tc.nsec_mask = (1ULL << shift) - 1;
4512 : 0 : }
4513 : :
4514 : : static int
4515 : 0 : txgbe_timesync_adjust_time(struct rte_eth_dev *dev, int64_t delta)
4516 : : {
4517 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
4518 : :
4519 : 0 : adapter->systime_tc.nsec += delta;
4520 : 0 : adapter->rx_tstamp_tc.nsec += delta;
4521 : 0 : adapter->tx_tstamp_tc.nsec += delta;
4522 : :
4523 : 0 : return 0;
4524 : : }
4525 : :
4526 : : static int
4527 : 0 : txgbe_timesync_write_time(struct rte_eth_dev *dev, const struct timespec *ts)
4528 : : {
4529 : : uint64_t ns;
4530 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
4531 : :
4532 : : ns = rte_timespec_to_ns(ts);
4533 : : /* Set the timecounters to a new value. */
4534 : 0 : adapter->systime_tc.nsec = ns;
4535 : 0 : adapter->rx_tstamp_tc.nsec = ns;
4536 : 0 : adapter->tx_tstamp_tc.nsec = ns;
4537 : :
4538 : 0 : return 0;
4539 : : }
4540 : :
4541 : : static int
4542 : 0 : txgbe_timesync_read_time(struct rte_eth_dev *dev, struct timespec *ts)
4543 : : {
4544 : : uint64_t ns, systime_cycles;
4545 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
4546 : :
4547 : : systime_cycles = txgbe_read_systime_cyclecounter(dev);
4548 : : ns = rte_timecounter_update(&adapter->systime_tc, systime_cycles);
4549 : 0 : *ts = rte_ns_to_timespec(ns);
4550 : :
4551 : 0 : return 0;
4552 : : }
4553 : :
4554 : : static int
4555 : 0 : txgbe_timesync_enable(struct rte_eth_dev *dev)
4556 : : {
4557 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4558 : : uint32_t tsync_ctl;
4559 : :
4560 : : /* Stop the timesync system time. */
4561 : : wr32(hw, TXGBE_TSTIMEINC, 0x0);
4562 : : /* Reset the timesync system time value. */
4563 : : wr32(hw, TXGBE_TSTIMEL, 0x0);
4564 : : wr32(hw, TXGBE_TSTIMEH, 0x0);
4565 : :
4566 : 0 : txgbe_start_timecounters(dev);
4567 : :
4568 : : /* Enable L2 filtering of IEEE1588/802.1AS Ethernet frame types. */
4569 : : wr32(hw, TXGBE_ETFLT(TXGBE_ETF_ID_1588),
4570 : : RTE_ETHER_TYPE_1588 | TXGBE_ETFLT_ENA | TXGBE_ETFLT_1588);
4571 : :
4572 : : /* Enable timestamping of received PTP packets. */
4573 : : tsync_ctl = rd32(hw, TXGBE_TSRXCTL);
4574 : 0 : tsync_ctl |= TXGBE_TSRXCTL_ENA;
4575 : : wr32(hw, TXGBE_TSRXCTL, tsync_ctl);
4576 : :
4577 : : /* Enable timestamping of transmitted PTP packets. */
4578 : : tsync_ctl = rd32(hw, TXGBE_TSTXCTL);
4579 : 0 : tsync_ctl |= TXGBE_TSTXCTL_ENA;
4580 : : wr32(hw, TXGBE_TSTXCTL, tsync_ctl);
4581 : :
4582 : : txgbe_flush(hw);
4583 : :
4584 : 0 : return 0;
4585 : : }
4586 : :
4587 : : static int
4588 : 0 : txgbe_timesync_disable(struct rte_eth_dev *dev)
4589 : : {
4590 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4591 : : uint32_t tsync_ctl;
4592 : :
4593 : : /* Disable timestamping of transmitted PTP packets. */
4594 : : tsync_ctl = rd32(hw, TXGBE_TSTXCTL);
4595 : 0 : tsync_ctl &= ~TXGBE_TSTXCTL_ENA;
4596 : : wr32(hw, TXGBE_TSTXCTL, tsync_ctl);
4597 : :
4598 : : /* Disable timestamping of received PTP packets. */
4599 : : tsync_ctl = rd32(hw, TXGBE_TSRXCTL);
4600 : 0 : tsync_ctl &= ~TXGBE_TSRXCTL_ENA;
4601 : : wr32(hw, TXGBE_TSRXCTL, tsync_ctl);
4602 : :
4603 : : /* Disable L2 filtering of IEEE1588/802.1AS Ethernet frame types. */
4604 : : wr32(hw, TXGBE_ETFLT(TXGBE_ETF_ID_1588), 0);
4605 : :
4606 : : /* Stop incrementing the System Time registers. */
4607 : : wr32(hw, TXGBE_TSTIMEINC, 0);
4608 : :
4609 : 0 : return 0;
4610 : : }
4611 : :
4612 : : static int
4613 : 0 : txgbe_timesync_read_rx_timestamp(struct rte_eth_dev *dev,
4614 : : struct timespec *timestamp,
4615 : : uint32_t flags __rte_unused)
4616 : : {
4617 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4618 : : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
4619 : : uint32_t tsync_rxctl;
4620 : : uint64_t rx_tstamp_cycles;
4621 : : uint64_t ns;
4622 : :
4623 : : tsync_rxctl = rd32(hw, TXGBE_TSRXCTL);
4624 [ # # ]: 0 : if ((tsync_rxctl & TXGBE_TSRXCTL_VLD) == 0)
4625 : : return -EINVAL;
4626 : :
4627 : : rx_tstamp_cycles = txgbe_read_rx_tstamp_cyclecounter(dev);
4628 : : ns = rte_timecounter_update(&adapter->rx_tstamp_tc, rx_tstamp_cycles);
4629 : 0 : *timestamp = rte_ns_to_timespec(ns);
4630 : :
4631 : 0 : return 0;
4632 : : }
4633 : :
4634 : : static int
4635 : 0 : txgbe_timesync_read_tx_timestamp(struct rte_eth_dev *dev,
4636 : : struct timespec *timestamp)
4637 : : {
4638 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4639 : : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
4640 : : uint32_t tsync_txctl;
4641 : : uint64_t tx_tstamp_cycles;
4642 : : uint64_t ns;
4643 : :
4644 : : tsync_txctl = rd32(hw, TXGBE_TSTXCTL);
4645 [ # # ]: 0 : if ((tsync_txctl & TXGBE_TSTXCTL_VLD) == 0)
4646 : : return -EINVAL;
4647 : :
4648 : : tx_tstamp_cycles = txgbe_read_tx_tstamp_cyclecounter(dev);
4649 : : ns = rte_timecounter_update(&adapter->tx_tstamp_tc, tx_tstamp_cycles);
4650 : 0 : *timestamp = rte_ns_to_timespec(ns);
4651 : :
4652 : 0 : return 0;
4653 : : }
4654 : :
4655 : : static int
4656 : : txgbe_get_reg_length(struct rte_eth_dev *dev __rte_unused)
4657 : : {
4658 : : int count = 0;
4659 : : int g_ind = 0;
4660 : : const struct reg_info *reg_group;
4661 : : const struct reg_info **reg_set = txgbe_regs_others;
4662 : :
4663 [ # # # # ]: 0 : while ((reg_group = reg_set[g_ind++]))
4664 : 0 : count += txgbe_regs_group_count(reg_group);
4665 : :
4666 : : return count;
4667 : : }
4668 : :
4669 : : static int
4670 : 0 : txgbe_get_regs(struct rte_eth_dev *dev,
4671 : : struct rte_dev_reg_info *regs)
4672 : : {
4673 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4674 : 0 : uint32_t *data = regs->data;
4675 : : int g_ind = 0;
4676 : : int count = 0;
4677 : : const struct reg_info *reg_group;
4678 : : const struct reg_info **reg_set = txgbe_regs_others;
4679 : :
4680 [ # # ]: 0 : if (data == NULL) {
4681 : 0 : regs->length = txgbe_get_reg_length(dev);
4682 : 0 : regs->width = sizeof(uint32_t);
4683 : 0 : return 0;
4684 : : }
4685 : :
4686 : : /* Support only full register dump */
4687 [ # # ]: 0 : if (regs->length == 0 ||
4688 [ # # ]: 0 : regs->length == (uint32_t)txgbe_get_reg_length(dev)) {
4689 : 0 : regs->version = hw->mac.type << 24 |
4690 : 0 : hw->revision_id << 16 |
4691 : 0 : hw->device_id;
4692 [ # # ]: 0 : while ((reg_group = reg_set[g_ind++]))
4693 : 0 : count += txgbe_read_regs_group(dev, &data[count],
4694 : : reg_group);
4695 : : return 0;
4696 : : }
4697 : :
4698 : : return -ENOTSUP;
4699 : : }
4700 : :
4701 : : static int
4702 : 0 : txgbe_get_eeprom_length(struct rte_eth_dev *dev)
4703 : : {
4704 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4705 : :
4706 : : /* Return unit is byte count */
4707 : 0 : return hw->rom.word_size * 2;
4708 : : }
4709 : :
4710 : : static int
4711 : 0 : txgbe_get_eeprom(struct rte_eth_dev *dev,
4712 : : struct rte_dev_eeprom_info *in_eeprom)
4713 : : {
4714 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4715 : : struct txgbe_rom_info *eeprom = &hw->rom;
4716 : 0 : uint16_t *data = in_eeprom->data;
4717 : : int first, length;
4718 : :
4719 : 0 : first = in_eeprom->offset >> 1;
4720 : 0 : length = in_eeprom->length >> 1;
4721 [ # # ]: 0 : if (first > hw->rom.word_size ||
4722 [ # # ]: 0 : ((first + length) > hw->rom.word_size))
4723 : : return -EINVAL;
4724 : :
4725 : 0 : in_eeprom->magic = hw->vendor_id | (hw->device_id << 16);
4726 : :
4727 : 0 : return eeprom->readw_buffer(hw, first, length, data);
4728 : : }
4729 : :
4730 : : static int
4731 : 0 : txgbe_set_eeprom(struct rte_eth_dev *dev,
4732 : : struct rte_dev_eeprom_info *in_eeprom)
4733 : : {
4734 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4735 : : struct txgbe_rom_info *eeprom = &hw->rom;
4736 : 0 : uint16_t *data = in_eeprom->data;
4737 : : int first, length;
4738 : :
4739 : 0 : first = in_eeprom->offset >> 1;
4740 : 0 : length = in_eeprom->length >> 1;
4741 [ # # ]: 0 : if (first > hw->rom.word_size ||
4742 [ # # ]: 0 : ((first + length) > hw->rom.word_size))
4743 : : return -EINVAL;
4744 : :
4745 : 0 : in_eeprom->magic = hw->vendor_id | (hw->device_id << 16);
4746 : :
4747 : 0 : return eeprom->writew_buffer(hw, first, length, data);
4748 : : }
4749 : :
4750 : : static int
4751 : 0 : txgbe_get_module_info(struct rte_eth_dev *dev,
4752 : : struct rte_eth_dev_module_info *modinfo)
4753 : : {
4754 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4755 : : uint32_t status;
4756 : : uint8_t sff8472_rev, addr_mode;
4757 : : bool page_swap = false;
4758 : :
4759 : : /* Check whether we support SFF-8472 or not */
4760 : 0 : status = hw->phy.read_i2c_eeprom(hw,
4761 : : TXGBE_SFF_SFF_8472_COMP,
4762 : : &sff8472_rev);
4763 [ # # ]: 0 : if (status != 0)
4764 : : return -EIO;
4765 : :
4766 : : /* addressing mode is not supported */
4767 : 0 : status = hw->phy.read_i2c_eeprom(hw,
4768 : : TXGBE_SFF_SFF_8472_SWAP,
4769 : : &addr_mode);
4770 [ # # ]: 0 : if (status != 0)
4771 : : return -EIO;
4772 : :
4773 [ # # ]: 0 : if (addr_mode & TXGBE_SFF_ADDRESSING_MODE) {
4774 : 0 : PMD_DRV_LOG(ERR,
4775 : : "Address change required to access page 0xA2, "
4776 : : "but not supported. Please report the module "
4777 : : "type to the driver maintainers.");
4778 : : page_swap = true;
4779 : : }
4780 : :
4781 [ # # # # ]: 0 : if (sff8472_rev == TXGBE_SFF_SFF_8472_UNSUP || page_swap) {
4782 : : /* We have a SFP, but it does not support SFF-8472 */
4783 : 0 : modinfo->type = RTE_ETH_MODULE_SFF_8079;
4784 : 0 : modinfo->eeprom_len = RTE_ETH_MODULE_SFF_8079_LEN;
4785 : : } else {
4786 : : /* We have a SFP which supports a revision of SFF-8472. */
4787 : 0 : modinfo->type = RTE_ETH_MODULE_SFF_8472;
4788 : 0 : modinfo->eeprom_len = RTE_ETH_MODULE_SFF_8472_LEN;
4789 : : }
4790 : :
4791 : : return 0;
4792 : : }
4793 : :
4794 : : static int
4795 : 0 : txgbe_get_module_eeprom(struct rte_eth_dev *dev,
4796 : : struct rte_dev_eeprom_info *info)
4797 : : {
4798 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4799 : : uint32_t status = TXGBE_ERR_PHY_ADDR_INVALID;
4800 : 0 : uint8_t databyte = 0xFF;
4801 : 0 : uint8_t *data = info->data;
4802 : : uint32_t i = 0;
4803 : :
4804 [ # # ]: 0 : if (info->length == 0)
4805 : : return -EINVAL;
4806 : :
4807 [ # # ]: 0 : for (i = info->offset; i < info->offset + info->length; i++) {
4808 [ # # ]: 0 : if (i < RTE_ETH_MODULE_SFF_8079_LEN)
4809 : 0 : status = hw->phy.read_i2c_eeprom(hw, i, &databyte);
4810 : : else
4811 : 0 : status = hw->phy.read_i2c_sff8472(hw, i, &databyte);
4812 : :
4813 [ # # ]: 0 : if (status != 0)
4814 : : return -EIO;
4815 : :
4816 : 0 : data[i - info->offset] = databyte;
4817 : : }
4818 : :
4819 : : return 0;
4820 : : }
4821 : :
4822 : : bool
4823 : 0 : txgbe_rss_update_sp(enum txgbe_mac_type mac_type)
4824 : : {
4825 [ # # ]: 0 : switch (mac_type) {
4826 : : case txgbe_mac_raptor:
4827 : : case txgbe_mac_raptor_vf:
4828 : : return 1;
4829 : 0 : default:
4830 : 0 : return 0;
4831 : : }
4832 : : }
4833 : :
4834 : : static int
4835 : 0 : txgbe_dev_get_dcb_info(struct rte_eth_dev *dev,
4836 : : struct rte_eth_dcb_info *dcb_info)
4837 : : {
4838 : 0 : struct txgbe_dcb_config *dcb_config = TXGBE_DEV_DCB_CONFIG(dev);
4839 : : struct txgbe_dcb_tc_config *tc;
4840 : : struct rte_eth_dcb_tc_queue_mapping *tc_queue;
4841 : : uint8_t nb_tcs;
4842 : : uint8_t i, j;
4843 : :
4844 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.mq_mode & RTE_ETH_MQ_RX_DCB_FLAG)
4845 : 0 : dcb_info->nb_tcs = dcb_config->num_tcs.pg_tcs;
4846 : : else
4847 : 0 : dcb_info->nb_tcs = 1;
4848 : :
4849 : : tc_queue = &dcb_info->tc_queue;
4850 : 0 : nb_tcs = dcb_info->nb_tcs;
4851 : :
4852 [ # # ]: 0 : if (dcb_config->vt_mode) { /* vt is enabled */
4853 : : struct rte_eth_vmdq_dcb_conf *vmdq_rx_conf =
4854 : : &dev->data->dev_conf.rx_adv_conf.vmdq_dcb_conf;
4855 [ # # ]: 0 : for (i = 0; i < RTE_ETH_DCB_NUM_USER_PRIORITIES; i++)
4856 : 0 : dcb_info->prio_tc[i] = vmdq_rx_conf->dcb_tc[i];
4857 [ # # ]: 0 : if (RTE_ETH_DEV_SRIOV(dev).active > 0) {
4858 [ # # ]: 0 : for (j = 0; j < nb_tcs; j++) {
4859 : 0 : tc_queue->tc_rxq[0][j].base = j;
4860 : 0 : tc_queue->tc_rxq[0][j].nb_queue = 1;
4861 : 0 : tc_queue->tc_txq[0][j].base = j;
4862 : 0 : tc_queue->tc_txq[0][j].nb_queue = 1;
4863 : : }
4864 : : } else {
4865 [ # # ]: 0 : for (i = 0; i < vmdq_rx_conf->nb_queue_pools; i++) {
4866 [ # # ]: 0 : for (j = 0; j < nb_tcs; j++) {
4867 : 0 : tc_queue->tc_rxq[i][j].base =
4868 : 0 : i * nb_tcs + j;
4869 : 0 : tc_queue->tc_rxq[i][j].nb_queue = 1;
4870 : 0 : tc_queue->tc_txq[i][j].base =
4871 : : i * nb_tcs + j;
4872 : 0 : tc_queue->tc_txq[i][j].nb_queue = 1;
4873 : : }
4874 : : }
4875 : : }
4876 : : } else { /* vt is disabled */
4877 : : struct rte_eth_dcb_rx_conf *rx_conf =
4878 : : &dev->data->dev_conf.rx_adv_conf.dcb_rx_conf;
4879 [ # # ]: 0 : for (i = 0; i < RTE_ETH_DCB_NUM_USER_PRIORITIES; i++)
4880 : 0 : dcb_info->prio_tc[i] = rx_conf->dcb_tc[i];
4881 [ # # ]: 0 : if (dcb_info->nb_tcs == RTE_ETH_4_TCS) {
4882 [ # # ]: 0 : for (i = 0; i < dcb_info->nb_tcs; i++) {
4883 : 0 : dcb_info->tc_queue.tc_rxq[0][i].base = i * 32;
4884 : 0 : dcb_info->tc_queue.tc_rxq[0][i].nb_queue = 16;
4885 : : }
4886 : 0 : dcb_info->tc_queue.tc_txq[0][0].base = 0;
4887 : 0 : dcb_info->tc_queue.tc_txq[0][1].base = 64;
4888 : 0 : dcb_info->tc_queue.tc_txq[0][2].base = 96;
4889 : 0 : dcb_info->tc_queue.tc_txq[0][3].base = 112;
4890 : 0 : dcb_info->tc_queue.tc_txq[0][0].nb_queue = 64;
4891 : 0 : dcb_info->tc_queue.tc_txq[0][1].nb_queue = 32;
4892 : 0 : dcb_info->tc_queue.tc_txq[0][2].nb_queue = 16;
4893 : 0 : dcb_info->tc_queue.tc_txq[0][3].nb_queue = 16;
4894 [ # # ]: 0 : } else if (dcb_info->nb_tcs == RTE_ETH_8_TCS) {
4895 [ # # ]: 0 : for (i = 0; i < dcb_info->nb_tcs; i++) {
4896 : 0 : dcb_info->tc_queue.tc_rxq[0][i].base = i * 16;
4897 : 0 : dcb_info->tc_queue.tc_rxq[0][i].nb_queue = 16;
4898 : : }
4899 : 0 : dcb_info->tc_queue.tc_txq[0][0].base = 0;
4900 : 0 : dcb_info->tc_queue.tc_txq[0][1].base = 32;
4901 : 0 : dcb_info->tc_queue.tc_txq[0][2].base = 64;
4902 : 0 : dcb_info->tc_queue.tc_txq[0][3].base = 80;
4903 : 0 : dcb_info->tc_queue.tc_txq[0][4].base = 96;
4904 : 0 : dcb_info->tc_queue.tc_txq[0][5].base = 104;
4905 : 0 : dcb_info->tc_queue.tc_txq[0][6].base = 112;
4906 : 0 : dcb_info->tc_queue.tc_txq[0][7].base = 120;
4907 : 0 : dcb_info->tc_queue.tc_txq[0][0].nb_queue = 32;
4908 : 0 : dcb_info->tc_queue.tc_txq[0][1].nb_queue = 32;
4909 : 0 : dcb_info->tc_queue.tc_txq[0][2].nb_queue = 16;
4910 : 0 : dcb_info->tc_queue.tc_txq[0][3].nb_queue = 16;
4911 : 0 : dcb_info->tc_queue.tc_txq[0][4].nb_queue = 8;
4912 : 0 : dcb_info->tc_queue.tc_txq[0][5].nb_queue = 8;
4913 : 0 : dcb_info->tc_queue.tc_txq[0][6].nb_queue = 8;
4914 : 0 : dcb_info->tc_queue.tc_txq[0][7].nb_queue = 8;
4915 : : }
4916 : : }
4917 [ # # ]: 0 : for (i = 0; i < dcb_info->nb_tcs; i++) {
4918 : 0 : tc = &dcb_config->tc_config[i];
4919 : 0 : dcb_info->tc_bws[i] = tc->path[TXGBE_DCB_TX_CONFIG].bwg_percent;
4920 : : }
4921 : 0 : return 0;
4922 : : }
4923 : :
4924 : : /* Update e-tag ether type */
4925 : : static int
4926 : 0 : txgbe_update_e_tag_eth_type(struct txgbe_hw *hw,
4927 : : uint16_t ether_type)
4928 : : {
4929 : : uint32_t etag_etype;
4930 : :
4931 : : etag_etype = rd32(hw, TXGBE_EXTAG);
4932 : 0 : etag_etype &= ~TXGBE_EXTAG_ETAG_MASK;
4933 : 0 : etag_etype |= ether_type;
4934 : : wr32(hw, TXGBE_EXTAG, etag_etype);
4935 : : txgbe_flush(hw);
4936 : :
4937 : 0 : return 0;
4938 : : }
4939 : :
4940 : : /* Enable e-tag tunnel */
4941 : : static int
4942 : 0 : txgbe_e_tag_enable(struct txgbe_hw *hw)
4943 : : {
4944 : : uint32_t etag_etype;
4945 : :
4946 : : etag_etype = rd32(hw, TXGBE_PORTCTL);
4947 : 0 : etag_etype |= TXGBE_PORTCTL_ETAG;
4948 : : wr32(hw, TXGBE_PORTCTL, etag_etype);
4949 : : txgbe_flush(hw);
4950 : :
4951 : 0 : return 0;
4952 : : }
4953 : :
4954 : : static int
4955 : 0 : txgbe_e_tag_filter_del(struct rte_eth_dev *dev,
4956 : : struct txgbe_l2_tunnel_conf *l2_tunnel)
4957 : : {
4958 : : int ret = 0;
4959 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4960 : : uint32_t i, rar_entries;
4961 : : uint32_t rar_low, rar_high;
4962 : :
4963 : 0 : rar_entries = hw->mac.num_rar_entries;
4964 : :
4965 [ # # ]: 0 : for (i = 1; i < rar_entries; i++) {
4966 : : wr32(hw, TXGBE_ETHADDRIDX, i);
4967 : : rar_high = rd32(hw, TXGBE_ETHADDRH);
4968 : : rar_low = rd32(hw, TXGBE_ETHADDRL);
4969 [ # # ]: 0 : if ((rar_high & TXGBE_ETHADDRH_VLD) &&
4970 [ # # ]: 0 : (rar_high & TXGBE_ETHADDRH_ETAG) &&
4971 : 0 : (TXGBE_ETHADDRL_ETAG(rar_low) ==
4972 [ # # ]: 0 : l2_tunnel->tunnel_id)) {
4973 : : wr32(hw, TXGBE_ETHADDRL, 0);
4974 : : wr32(hw, TXGBE_ETHADDRH, 0);
4975 : :
4976 : 0 : txgbe_clear_vmdq(hw, i, BIT_MASK32);
4977 : :
4978 : 0 : return ret;
4979 : : }
4980 : : }
4981 : :
4982 : : return ret;
4983 : : }
4984 : :
4985 : : static int
4986 : 0 : txgbe_e_tag_filter_add(struct rte_eth_dev *dev,
4987 : : struct txgbe_l2_tunnel_conf *l2_tunnel)
4988 : : {
4989 : : int ret = 0;
4990 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4991 : : uint32_t i, rar_entries;
4992 : : uint32_t rar_low, rar_high;
4993 : :
4994 : : /* One entry for one tunnel. Try to remove potential existing entry. */
4995 : 0 : txgbe_e_tag_filter_del(dev, l2_tunnel);
4996 : :
4997 : 0 : rar_entries = hw->mac.num_rar_entries;
4998 : :
4999 [ # # ]: 0 : for (i = 1; i < rar_entries; i++) {
5000 : : wr32(hw, TXGBE_ETHADDRIDX, i);
5001 : : rar_high = rd32(hw, TXGBE_ETHADDRH);
5002 [ # # ]: 0 : if (rar_high & TXGBE_ETHADDRH_VLD) {
5003 : : continue;
5004 : : } else {
5005 : 0 : txgbe_set_vmdq(hw, i, l2_tunnel->pool);
5006 : : rar_high = TXGBE_ETHADDRH_VLD | TXGBE_ETHADDRH_ETAG;
5007 : 0 : rar_low = l2_tunnel->tunnel_id;
5008 : :
5009 : : wr32(hw, TXGBE_ETHADDRL, rar_low);
5010 : : wr32(hw, TXGBE_ETHADDRH, rar_high);
5011 : :
5012 : 0 : return ret;
5013 : : }
5014 : : }
5015 : :
5016 : 0 : PMD_INIT_LOG(NOTICE, "The table of E-tag forwarding rule is full."
5017 : : " Please remove a rule before adding a new one.");
5018 : 0 : return -EINVAL;
5019 : : }
5020 : :
5021 : : static inline struct txgbe_l2_tn_filter *
5022 : : txgbe_l2_tn_filter_lookup(struct txgbe_l2_tn_info *l2_tn_info,
5023 : : struct txgbe_l2_tn_key *key)
5024 : : {
5025 : : int ret;
5026 : :
5027 : 0 : ret = rte_hash_lookup(l2_tn_info->hash_handle, (const void *)key);
5028 [ # # ]: 0 : if (ret < 0)
5029 : : return NULL;
5030 : :
5031 : 0 : return l2_tn_info->hash_map[ret];
5032 : : }
5033 : :
5034 : : static inline int
5035 : 0 : txgbe_insert_l2_tn_filter(struct txgbe_l2_tn_info *l2_tn_info,
5036 : : struct txgbe_l2_tn_filter *l2_tn_filter)
5037 : : {
5038 : : int ret;
5039 : :
5040 : 0 : ret = rte_hash_add_key(l2_tn_info->hash_handle,
5041 : 0 : &l2_tn_filter->key);
5042 : :
5043 [ # # ]: 0 : if (ret < 0) {
5044 : 0 : PMD_DRV_LOG(ERR,
5045 : : "Failed to insert L2 tunnel filter"
5046 : : " to hash table %d!",
5047 : : ret);
5048 : 0 : return ret;
5049 : : }
5050 : :
5051 : 0 : l2_tn_info->hash_map[ret] = l2_tn_filter;
5052 : :
5053 : 0 : TAILQ_INSERT_TAIL(&l2_tn_info->l2_tn_list, l2_tn_filter, entries);
5054 : :
5055 : 0 : return 0;
5056 : : }
5057 : :
5058 : : static inline int
5059 : 0 : txgbe_remove_l2_tn_filter(struct txgbe_l2_tn_info *l2_tn_info,
5060 : : struct txgbe_l2_tn_key *key)
5061 : : {
5062 : : int ret;
5063 : : struct txgbe_l2_tn_filter *l2_tn_filter;
5064 : :
5065 : 0 : ret = rte_hash_del_key(l2_tn_info->hash_handle, key);
5066 : :
5067 [ # # ]: 0 : if (ret < 0) {
5068 : 0 : PMD_DRV_LOG(ERR,
5069 : : "No such L2 tunnel filter to delete %d!",
5070 : : ret);
5071 : 0 : return ret;
5072 : : }
5073 : :
5074 : 0 : l2_tn_filter = l2_tn_info->hash_map[ret];
5075 : 0 : l2_tn_info->hash_map[ret] = NULL;
5076 : :
5077 [ # # ]: 0 : TAILQ_REMOVE(&l2_tn_info->l2_tn_list, l2_tn_filter, entries);
5078 : 0 : rte_free(l2_tn_filter);
5079 : :
5080 : 0 : return 0;
5081 : : }
5082 : :
5083 : : /* Add l2 tunnel filter */
5084 : : int
5085 : 0 : txgbe_dev_l2_tunnel_filter_add(struct rte_eth_dev *dev,
5086 : : struct txgbe_l2_tunnel_conf *l2_tunnel,
5087 : : bool restore)
5088 : : {
5089 : : int ret;
5090 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
5091 : : struct txgbe_l2_tn_key key;
5092 : : struct txgbe_l2_tn_filter *node;
5093 : :
5094 [ # # ]: 0 : if (!restore) {
5095 : 0 : key.l2_tn_type = l2_tunnel->l2_tunnel_type;
5096 : 0 : key.tn_id = l2_tunnel->tunnel_id;
5097 : :
5098 : : node = txgbe_l2_tn_filter_lookup(l2_tn_info, &key);
5099 : :
5100 [ # # ]: 0 : if (node) {
5101 : 0 : PMD_DRV_LOG(ERR,
5102 : : "The L2 tunnel filter already exists!");
5103 : 0 : return -EINVAL;
5104 : : }
5105 : :
5106 : 0 : node = rte_zmalloc("txgbe_l2_tn",
5107 : : sizeof(struct txgbe_l2_tn_filter),
5108 : : 0);
5109 [ # # ]: 0 : if (!node)
5110 : : return -ENOMEM;
5111 : :
5112 [ # # ]: 0 : rte_memcpy(&node->key,
5113 : : &key,
5114 : : sizeof(struct txgbe_l2_tn_key));
5115 : 0 : node->pool = l2_tunnel->pool;
5116 : 0 : ret = txgbe_insert_l2_tn_filter(l2_tn_info, node);
5117 [ # # ]: 0 : if (ret < 0) {
5118 : 0 : rte_free(node);
5119 : 0 : return ret;
5120 : : }
5121 : : }
5122 : :
5123 [ # # ]: 0 : switch (l2_tunnel->l2_tunnel_type) {
5124 : 0 : case RTE_ETH_L2_TUNNEL_TYPE_E_TAG:
5125 : 0 : ret = txgbe_e_tag_filter_add(dev, l2_tunnel);
5126 : 0 : break;
5127 : 0 : default:
5128 : 0 : PMD_DRV_LOG(ERR, "Invalid tunnel type");
5129 : : ret = -EINVAL;
5130 : 0 : break;
5131 : : }
5132 : :
5133 [ # # ]: 0 : if (!restore && ret < 0)
5134 : 0 : (void)txgbe_remove_l2_tn_filter(l2_tn_info, &key);
5135 : :
5136 : : return ret;
5137 : : }
5138 : :
5139 : : /* Delete l2 tunnel filter */
5140 : : int
5141 : 0 : txgbe_dev_l2_tunnel_filter_del(struct rte_eth_dev *dev,
5142 : : struct txgbe_l2_tunnel_conf *l2_tunnel)
5143 : : {
5144 : : int ret;
5145 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
5146 : : struct txgbe_l2_tn_key key;
5147 : :
5148 : 0 : key.l2_tn_type = l2_tunnel->l2_tunnel_type;
5149 : 0 : key.tn_id = l2_tunnel->tunnel_id;
5150 : 0 : ret = txgbe_remove_l2_tn_filter(l2_tn_info, &key);
5151 [ # # ]: 0 : if (ret < 0)
5152 : : return ret;
5153 : :
5154 [ # # ]: 0 : switch (l2_tunnel->l2_tunnel_type) {
5155 : 0 : case RTE_ETH_L2_TUNNEL_TYPE_E_TAG:
5156 : 0 : ret = txgbe_e_tag_filter_del(dev, l2_tunnel);
5157 : 0 : break;
5158 : 0 : default:
5159 : 0 : PMD_DRV_LOG(ERR, "Invalid tunnel type");
5160 : : ret = -EINVAL;
5161 : 0 : break;
5162 : : }
5163 : :
5164 : : return ret;
5165 : : }
5166 : :
5167 : : static int
5168 : : txgbe_e_tag_forwarding_en_dis(struct rte_eth_dev *dev, bool en)
5169 : : {
5170 : : int ret = 0;
5171 : : uint32_t ctrl;
5172 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5173 : :
5174 : : ctrl = rd32(hw, TXGBE_POOLCTL);
5175 : 0 : ctrl &= ~TXGBE_POOLCTL_MODE_MASK;
5176 : : if (en)
5177 : 0 : ctrl |= TXGBE_PSRPOOL_MODE_ETAG;
5178 : : wr32(hw, TXGBE_POOLCTL, ctrl);
5179 : :
5180 : 0 : return ret;
5181 : : }
5182 : :
5183 : : /* Add UDP tunneling port */
5184 : : static int
5185 : 0 : txgbe_dev_udp_tunnel_port_add(struct rte_eth_dev *dev,
5186 : : struct rte_eth_udp_tunnel *udp_tunnel)
5187 : : {
5188 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5189 : : int ret = 0;
5190 : :
5191 [ # # ]: 0 : if (udp_tunnel == NULL)
5192 : : return -EINVAL;
5193 : :
5194 [ # # # # : 0 : switch (udp_tunnel->prot_type) {
# ]
5195 : 0 : case RTE_ETH_TUNNEL_TYPE_VXLAN:
5196 [ # # ]: 0 : if (udp_tunnel->udp_port == 0) {
5197 : 0 : PMD_DRV_LOG(ERR, "Add VxLAN port 0 is not allowed.");
5198 : : ret = -EINVAL;
5199 : 0 : break;
5200 : : }
5201 : 0 : wr32(hw, TXGBE_VXLANPORT, udp_tunnel->udp_port);
5202 : : break;
5203 : 0 : case RTE_ETH_TUNNEL_TYPE_GENEVE:
5204 [ # # ]: 0 : if (udp_tunnel->udp_port == 0) {
5205 : 0 : PMD_DRV_LOG(ERR, "Add Geneve port 0 is not allowed.");
5206 : : ret = -EINVAL;
5207 : 0 : break;
5208 : : }
5209 : 0 : wr32(hw, TXGBE_GENEVEPORT, udp_tunnel->udp_port);
5210 : : break;
5211 : 0 : case RTE_ETH_TUNNEL_TYPE_TEREDO:
5212 [ # # ]: 0 : if (udp_tunnel->udp_port == 0) {
5213 : 0 : PMD_DRV_LOG(ERR, "Add Teredo port 0 is not allowed.");
5214 : : ret = -EINVAL;
5215 : 0 : break;
5216 : : }
5217 : 0 : wr32(hw, TXGBE_TEREDOPORT, udp_tunnel->udp_port);
5218 : : break;
5219 : 0 : case RTE_ETH_TUNNEL_TYPE_VXLAN_GPE:
5220 [ # # ]: 0 : if (udp_tunnel->udp_port == 0) {
5221 : 0 : PMD_DRV_LOG(ERR, "Add VxLAN port 0 is not allowed.");
5222 : : ret = -EINVAL;
5223 : 0 : break;
5224 : : }
5225 : 0 : wr32(hw, TXGBE_VXLANPORTGPE, udp_tunnel->udp_port);
5226 : : break;
5227 : 0 : default:
5228 : 0 : PMD_DRV_LOG(ERR, "Invalid tunnel type");
5229 : : ret = -EINVAL;
5230 : 0 : break;
5231 : : }
5232 : :
5233 : : txgbe_flush(hw);
5234 : :
5235 : : return ret;
5236 : : }
5237 : :
5238 : : /* Remove UDP tunneling port */
5239 : : static int
5240 : 0 : txgbe_dev_udp_tunnel_port_del(struct rte_eth_dev *dev,
5241 : : struct rte_eth_udp_tunnel *udp_tunnel)
5242 : : {
5243 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5244 : : int ret = 0;
5245 : : uint16_t cur_port;
5246 : :
5247 [ # # ]: 0 : if (udp_tunnel == NULL)
5248 : : return -EINVAL;
5249 : :
5250 [ # # # # : 0 : switch (udp_tunnel->prot_type) {
# ]
5251 : : case RTE_ETH_TUNNEL_TYPE_VXLAN:
5252 : 0 : cur_port = (uint16_t)rd32(hw, TXGBE_VXLANPORT);
5253 [ # # ]: 0 : if (cur_port != udp_tunnel->udp_port) {
5254 : 0 : PMD_DRV_LOG(ERR, "Port %u does not exist.",
5255 : : udp_tunnel->udp_port);
5256 : : ret = -EINVAL;
5257 : 0 : break;
5258 : : }
5259 : : wr32(hw, TXGBE_VXLANPORT, 0);
5260 : : break;
5261 : : case RTE_ETH_TUNNEL_TYPE_GENEVE:
5262 : 0 : cur_port = (uint16_t)rd32(hw, TXGBE_GENEVEPORT);
5263 [ # # ]: 0 : if (cur_port != udp_tunnel->udp_port) {
5264 : 0 : PMD_DRV_LOG(ERR, "Port %u does not exist.",
5265 : : udp_tunnel->udp_port);
5266 : : ret = -EINVAL;
5267 : 0 : break;
5268 : : }
5269 : : wr32(hw, TXGBE_GENEVEPORT, 0);
5270 : : break;
5271 : : case RTE_ETH_TUNNEL_TYPE_TEREDO:
5272 : 0 : cur_port = (uint16_t)rd32(hw, TXGBE_TEREDOPORT);
5273 [ # # ]: 0 : if (cur_port != udp_tunnel->udp_port) {
5274 : 0 : PMD_DRV_LOG(ERR, "Port %u does not exist.",
5275 : : udp_tunnel->udp_port);
5276 : : ret = -EINVAL;
5277 : 0 : break;
5278 : : }
5279 : : wr32(hw, TXGBE_TEREDOPORT, 0);
5280 : : break;
5281 : : case RTE_ETH_TUNNEL_TYPE_VXLAN_GPE:
5282 : 0 : cur_port = (uint16_t)rd32(hw, TXGBE_VXLANPORTGPE);
5283 [ # # ]: 0 : if (cur_port != udp_tunnel->udp_port) {
5284 : 0 : PMD_DRV_LOG(ERR, "Port %u does not exist.",
5285 : : udp_tunnel->udp_port);
5286 : : ret = -EINVAL;
5287 : 0 : break;
5288 : : }
5289 : : wr32(hw, TXGBE_VXLANPORTGPE, 0);
5290 : : break;
5291 : 0 : default:
5292 : 0 : PMD_DRV_LOG(ERR, "Invalid tunnel type");
5293 : : ret = -EINVAL;
5294 : 0 : break;
5295 : : }
5296 : :
5297 : : txgbe_flush(hw);
5298 : :
5299 : : return ret;
5300 : : }
5301 : :
5302 : : /* restore n-tuple filter */
5303 : : static inline void
5304 : : txgbe_ntuple_filter_restore(struct rte_eth_dev *dev)
5305 : : {
5306 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5307 : : struct txgbe_5tuple_filter *node;
5308 : :
5309 [ # # ]: 0 : TAILQ_FOREACH(node, &filter_info->fivetuple_list, entries) {
5310 : 0 : txgbe_inject_5tuple_filter(dev, node);
5311 : : }
5312 : : }
5313 : :
5314 : : /* restore ethernet type filter */
5315 : : static inline void
5316 : 0 : txgbe_ethertype_filter_restore(struct rte_eth_dev *dev)
5317 : : {
5318 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5319 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5320 : : int i;
5321 : :
5322 [ # # ]: 0 : for (i = 0; i < TXGBE_ETF_ID_MAX; i++) {
5323 [ # # ]: 0 : if (filter_info->ethertype_mask & (1 << i)) {
5324 : 0 : wr32(hw, TXGBE_ETFLT(i),
5325 : : filter_info->ethertype_filters[i].etqf);
5326 : 0 : wr32(hw, TXGBE_ETCLS(i),
5327 : : filter_info->ethertype_filters[i].etqs);
5328 : : txgbe_flush(hw);
5329 : : }
5330 : : }
5331 : 0 : }
5332 : :
5333 : : /* restore SYN filter */
5334 : : static inline void
5335 : 0 : txgbe_syn_filter_restore(struct rte_eth_dev *dev)
5336 : : {
5337 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5338 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5339 : : uint32_t synqf;
5340 : :
5341 : 0 : synqf = filter_info->syn_info;
5342 : :
5343 [ # # ]: 0 : if (synqf & TXGBE_SYNCLS_ENA) {
5344 : : wr32(hw, TXGBE_SYNCLS, synqf);
5345 : : txgbe_flush(hw);
5346 : : }
5347 : 0 : }
5348 : :
5349 : : /* restore L2 tunnel filter */
5350 : : static inline void
5351 : 0 : txgbe_l2_tn_filter_restore(struct rte_eth_dev *dev)
5352 : : {
5353 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
5354 : : struct txgbe_l2_tn_filter *node;
5355 : : struct txgbe_l2_tunnel_conf l2_tn_conf;
5356 : :
5357 [ # # ]: 0 : TAILQ_FOREACH(node, &l2_tn_info->l2_tn_list, entries) {
5358 : 0 : l2_tn_conf.l2_tunnel_type = node->key.l2_tn_type;
5359 : 0 : l2_tn_conf.tunnel_id = node->key.tn_id;
5360 : 0 : l2_tn_conf.pool = node->pool;
5361 : 0 : (void)txgbe_dev_l2_tunnel_filter_add(dev, &l2_tn_conf, TRUE);
5362 : : }
5363 : 0 : }
5364 : :
5365 : : /* restore rss filter */
5366 : : static inline void
5367 : : txgbe_rss_filter_restore(struct rte_eth_dev *dev)
5368 : : {
5369 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5370 : :
5371 [ # # ]: 0 : if (filter_info->rss_info.conf.queue_num)
5372 : 0 : txgbe_config_rss_filter(dev,
5373 : : &filter_info->rss_info, TRUE);
5374 : : }
5375 : :
5376 : : static int
5377 : 0 : txgbe_filter_restore(struct rte_eth_dev *dev)
5378 : : {
5379 : : txgbe_ntuple_filter_restore(dev);
5380 : 0 : txgbe_ethertype_filter_restore(dev);
5381 : 0 : txgbe_syn_filter_restore(dev);
5382 : 0 : txgbe_fdir_filter_restore(dev);
5383 : 0 : txgbe_l2_tn_filter_restore(dev);
5384 : : txgbe_rss_filter_restore(dev);
5385 : :
5386 : 0 : return 0;
5387 : : }
5388 : :
5389 : : static void
5390 : 0 : txgbe_l2_tunnel_conf(struct rte_eth_dev *dev)
5391 : : {
5392 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
5393 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5394 : :
5395 [ # # ]: 0 : if (l2_tn_info->e_tag_en)
5396 : 0 : (void)txgbe_e_tag_enable(hw);
5397 : :
5398 [ # # ]: 0 : if (l2_tn_info->e_tag_fwd_en)
5399 : : (void)txgbe_e_tag_forwarding_en_dis(dev, 1);
5400 : :
5401 : 0 : (void)txgbe_update_e_tag_eth_type(hw, l2_tn_info->e_tag_ether_type);
5402 : 0 : }
5403 : :
5404 : : /* remove all the n-tuple filters */
5405 : : void
5406 : 0 : txgbe_clear_all_ntuple_filter(struct rte_eth_dev *dev)
5407 : : {
5408 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5409 : : struct txgbe_5tuple_filter *p_5tuple;
5410 : :
5411 [ # # ]: 0 : while ((p_5tuple = TAILQ_FIRST(&filter_info->fivetuple_list)))
5412 : 0 : txgbe_remove_5tuple_filter(dev, p_5tuple);
5413 : 0 : }
5414 : :
5415 : : /* remove all the ether type filters */
5416 : : void
5417 : 0 : txgbe_clear_all_ethertype_filter(struct rte_eth_dev *dev)
5418 : : {
5419 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5420 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5421 : : int i;
5422 : :
5423 [ # # ]: 0 : for (i = 0; i < TXGBE_ETF_ID_MAX; i++) {
5424 [ # # ]: 0 : if (filter_info->ethertype_mask & (1 << i) &&
5425 [ # # ]: 0 : !filter_info->ethertype_filters[i].conf) {
5426 : : (void)txgbe_ethertype_filter_remove(filter_info,
5427 : : (uint8_t)i);
5428 : 0 : wr32(hw, TXGBE_ETFLT(i), 0);
5429 : 0 : wr32(hw, TXGBE_ETCLS(i), 0);
5430 : : txgbe_flush(hw);
5431 : : }
5432 : : }
5433 : 0 : }
5434 : :
5435 : : /* remove the SYN filter */
5436 : : void
5437 : 0 : txgbe_clear_syn_filter(struct rte_eth_dev *dev)
5438 : : {
5439 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5440 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5441 : :
5442 [ # # ]: 0 : if (filter_info->syn_info & TXGBE_SYNCLS_ENA) {
5443 : 0 : filter_info->syn_info = 0;
5444 : :
5445 : : wr32(hw, TXGBE_SYNCLS, 0);
5446 : : txgbe_flush(hw);
5447 : : }
5448 : 0 : }
5449 : :
5450 : : /* remove all the L2 tunnel filters */
5451 : : int
5452 : 0 : txgbe_clear_all_l2_tn_filter(struct rte_eth_dev *dev)
5453 : : {
5454 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
5455 : : struct txgbe_l2_tn_filter *l2_tn_filter;
5456 : : struct txgbe_l2_tunnel_conf l2_tn_conf;
5457 : : int ret = 0;
5458 : :
5459 [ # # ]: 0 : while ((l2_tn_filter = TAILQ_FIRST(&l2_tn_info->l2_tn_list))) {
5460 : 0 : l2_tn_conf.l2_tunnel_type = l2_tn_filter->key.l2_tn_type;
5461 : 0 : l2_tn_conf.tunnel_id = l2_tn_filter->key.tn_id;
5462 : 0 : l2_tn_conf.pool = l2_tn_filter->pool;
5463 : 0 : ret = txgbe_dev_l2_tunnel_filter_del(dev, &l2_tn_conf);
5464 [ # # ]: 0 : if (ret < 0)
5465 : 0 : return ret;
5466 : : }
5467 : :
5468 : : return 0;
5469 : : }
5470 : :
5471 : : static const struct eth_dev_ops txgbe_eth_dev_ops = {
5472 : : .dev_configure = txgbe_dev_configure,
5473 : : .dev_infos_get = txgbe_dev_info_get,
5474 : : .dev_start = txgbe_dev_start,
5475 : : .dev_stop = txgbe_dev_stop,
5476 : : .dev_set_link_up = txgbe_dev_set_link_up,
5477 : : .dev_set_link_down = txgbe_dev_set_link_down,
5478 : : .dev_close = txgbe_dev_close,
5479 : : .dev_reset = txgbe_dev_reset,
5480 : : .promiscuous_enable = txgbe_dev_promiscuous_enable,
5481 : : .promiscuous_disable = txgbe_dev_promiscuous_disable,
5482 : : .allmulticast_enable = txgbe_dev_allmulticast_enable,
5483 : : .allmulticast_disable = txgbe_dev_allmulticast_disable,
5484 : : .link_update = txgbe_dev_link_update,
5485 : : .stats_get = txgbe_dev_stats_get,
5486 : : .xstats_get = txgbe_dev_xstats_get,
5487 : : .xstats_get_by_id = txgbe_dev_xstats_get_by_id,
5488 : : .stats_reset = txgbe_dev_stats_reset,
5489 : : .xstats_reset = txgbe_dev_xstats_reset,
5490 : : .xstats_get_names = txgbe_dev_xstats_get_names,
5491 : : .xstats_get_names_by_id = txgbe_dev_xstats_get_names_by_id,
5492 : : .queue_stats_mapping_set = txgbe_dev_queue_stats_mapping_set,
5493 : : .fw_version_get = txgbe_fw_version_get,
5494 : : .dev_supported_ptypes_get = txgbe_dev_supported_ptypes_get,
5495 : : .mtu_set = txgbe_dev_mtu_set,
5496 : : .vlan_filter_set = txgbe_vlan_filter_set,
5497 : : .vlan_tpid_set = txgbe_vlan_tpid_set,
5498 : : .vlan_offload_set = txgbe_vlan_offload_set,
5499 : : .vlan_strip_queue_set = txgbe_vlan_strip_queue_set,
5500 : : .rx_queue_start = txgbe_dev_rx_queue_start,
5501 : : .rx_queue_stop = txgbe_dev_rx_queue_stop,
5502 : : .tx_queue_start = txgbe_dev_tx_queue_start,
5503 : : .tx_queue_stop = txgbe_dev_tx_queue_stop,
5504 : : .rx_queue_setup = txgbe_dev_rx_queue_setup,
5505 : : .rx_queue_intr_enable = txgbe_dev_rx_queue_intr_enable,
5506 : : .rx_queue_intr_disable = txgbe_dev_rx_queue_intr_disable,
5507 : : .rx_queue_release = txgbe_dev_rx_queue_release,
5508 : : .tx_queue_setup = txgbe_dev_tx_queue_setup,
5509 : : .tx_queue_release = txgbe_dev_tx_queue_release,
5510 : : .dev_led_on = txgbe_dev_led_on,
5511 : : .dev_led_off = txgbe_dev_led_off,
5512 : : .flow_ctrl_get = txgbe_flow_ctrl_get,
5513 : : .flow_ctrl_set = txgbe_flow_ctrl_set,
5514 : : .priority_flow_ctrl_set = txgbe_priority_flow_ctrl_set,
5515 : : .mac_addr_add = txgbe_add_rar,
5516 : : .mac_addr_remove = txgbe_remove_rar,
5517 : : .mac_addr_set = txgbe_set_default_mac_addr,
5518 : : .uc_hash_table_set = txgbe_uc_hash_table_set,
5519 : : .uc_all_hash_table_set = txgbe_uc_all_hash_table_set,
5520 : : .set_queue_rate_limit = txgbe_set_queue_rate_limit,
5521 : : .reta_update = txgbe_dev_rss_reta_update,
5522 : : .reta_query = txgbe_dev_rss_reta_query,
5523 : : .rss_hash_update = txgbe_dev_rss_hash_update,
5524 : : .rss_hash_conf_get = txgbe_dev_rss_hash_conf_get,
5525 : : .flow_ops_get = txgbe_dev_flow_ops_get,
5526 : : .set_mc_addr_list = txgbe_dev_set_mc_addr_list,
5527 : : .rxq_info_get = txgbe_rxq_info_get,
5528 : : .txq_info_get = txgbe_txq_info_get,
5529 : : .timesync_enable = txgbe_timesync_enable,
5530 : : .timesync_disable = txgbe_timesync_disable,
5531 : : .timesync_read_rx_timestamp = txgbe_timesync_read_rx_timestamp,
5532 : : .timesync_read_tx_timestamp = txgbe_timesync_read_tx_timestamp,
5533 : : .get_reg = txgbe_get_regs,
5534 : : .get_eeprom_length = txgbe_get_eeprom_length,
5535 : : .get_eeprom = txgbe_get_eeprom,
5536 : : .set_eeprom = txgbe_set_eeprom,
5537 : : .get_module_info = txgbe_get_module_info,
5538 : : .get_module_eeprom = txgbe_get_module_eeprom,
5539 : : .get_dcb_info = txgbe_dev_get_dcb_info,
5540 : : .timesync_adjust_time = txgbe_timesync_adjust_time,
5541 : : .timesync_read_time = txgbe_timesync_read_time,
5542 : : .timesync_write_time = txgbe_timesync_write_time,
5543 : : .udp_tunnel_port_add = txgbe_dev_udp_tunnel_port_add,
5544 : : .udp_tunnel_port_del = txgbe_dev_udp_tunnel_port_del,
5545 : : .tm_ops_get = txgbe_tm_ops_get,
5546 : : .tx_done_cleanup = txgbe_dev_tx_done_cleanup,
5547 : : };
5548 : :
5549 : 235 : RTE_PMD_REGISTER_PCI(net_txgbe, rte_txgbe_pmd);
5550 : : RTE_PMD_REGISTER_PCI_TABLE(net_txgbe, pci_id_txgbe_map);
5551 : : RTE_PMD_REGISTER_KMOD_DEP(net_txgbe, "* igb_uio | uio_pci_generic | vfio-pci");
5552 : : RTE_PMD_REGISTER_PARAM_STRING(net_txgbe,
5553 : : TXGBE_DEVARG_BP_AUTO "=<0|1>"
5554 : : TXGBE_DEVARG_KR_POLL "=<0|1>"
5555 : : TXGBE_DEVARG_KR_PRESENT "=<0|1>"
5556 : : TXGBE_DEVARG_KX_SGMII "=<0|1>"
5557 : : TXGBE_DEVARG_FFE_SET "=<0-4>"
5558 : : TXGBE_DEVARG_FFE_MAIN "=<uint16>"
5559 : : TXGBE_DEVARG_FFE_PRE "=<uint16>"
5560 : : TXGBE_DEVARG_FFE_POST "=<uint16>");
5561 : :
5562 [ - + ]: 235 : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_init, init, NOTICE);
5563 [ - + ]: 235 : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_driver, driver, NOTICE);
5564 [ - + ]: 235 : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_bp, bp, NOTICE);
5565 : :
5566 : : #ifdef RTE_LIBRTE_TXGBE_DEBUG_RX
5567 : : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_rx, rx, DEBUG);
5568 : : #endif
5569 : : #ifdef RTE_LIBRTE_TXGBE_DEBUG_TX
5570 : : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_tx, tx, DEBUG);
5571 : : #endif
5572 : :
5573 : : #ifdef RTE_LIBRTE_TXGBE_DEBUG_TX_FREE
5574 : : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_tx_free, tx_free, DEBUG);
5575 : : #endif
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