Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2019 Intel Corporation
3 : : */
4 : :
5 : : #include "ice_rxtx_vec_common.h"
6 : : #include "ice_rxtx_common_avx.h"
7 : :
8 : : #include <rte_vect.h>
9 : :
10 : : #ifndef __INTEL_COMPILER
11 : : #pragma GCC diagnostic ignored "-Wcast-qual"
12 : : #endif
13 : :
14 : : #define ICE_DESCS_PER_LOOP_AVX 8
15 : :
16 : : static __rte_always_inline void
17 : : ice_rxq_rearm(struct ice_rx_queue *rxq)
18 : : {
19 : : ice_rxq_rearm_common(rxq, true);
20 : : }
21 : :
22 : : static inline __m256i
23 : : ice_flex_rxd_to_fdir_flags_vec_avx512(const __m256i fdir_id0_7)
24 : : {
25 : : #define FDID_MIS_MAGIC 0xFFFFFFFF
26 : : RTE_BUILD_BUG_ON(RTE_MBUF_F_RX_FDIR != (1 << 2));
27 : : RTE_BUILD_BUG_ON(RTE_MBUF_F_RX_FDIR_ID != (1 << 13));
28 : : const __m256i pkt_fdir_bit = _mm256_set1_epi32(RTE_MBUF_F_RX_FDIR |
29 : : RTE_MBUF_F_RX_FDIR_ID);
30 : : /* desc->flow_id field == 0xFFFFFFFF means fdir mismatch */
31 : : const __m256i fdir_mis_mask = _mm256_set1_epi32(FDID_MIS_MAGIC);
32 : : __m256i fdir_mask = _mm256_cmpeq_epi32(fdir_id0_7,
33 : : fdir_mis_mask);
34 : : /* this XOR op results to bit-reverse the fdir_mask */
35 : : fdir_mask = _mm256_xor_si256(fdir_mask, fdir_mis_mask);
36 : : const __m256i fdir_flags = _mm256_and_si256(fdir_mask, pkt_fdir_bit);
37 : :
38 : : return fdir_flags;
39 : : }
40 : :
41 : : static __rte_always_inline uint16_t
42 : : _ice_recv_raw_pkts_vec_avx512(struct ice_rx_queue *rxq,
43 : : struct rte_mbuf **rx_pkts,
44 : : uint16_t nb_pkts,
45 : : uint8_t *split_packet,
46 : : bool do_offload)
47 : : {
48 : 0 : const uint32_t *ptype_tbl = rxq->vsi->adapter->ptype_tbl;
49 : 0 : const __m256i mbuf_init = _mm256_set_epi64x(0, 0,
50 : 0 : 0, rxq->mbuf_initializer);
51 : 0 : struct ice_rx_entry *sw_ring = &rxq->sw_ring[rxq->rx_tail];
52 : 0 : volatile union ice_rx_flex_desc *rxdp = rxq->rx_ring + rxq->rx_tail;
53 : :
54 : : rte_prefetch0(rxdp);
55 : :
56 : : /* nb_pkts has to be floor-aligned to ICE_DESCS_PER_LOOP_AVX */
57 : 0 : nb_pkts = RTE_ALIGN_FLOOR(nb_pkts, ICE_DESCS_PER_LOOP_AVX);
58 : :
59 : : /* See if we need to rearm the RX queue - gives the prefetch a bit
60 : : * of time to act
61 : : */
62 [ # # # # : 0 : if (rxq->rxrearm_nb > ICE_RXQ_REARM_THRESH)
# # # # ]
63 : : ice_rxq_rearm(rxq);
64 : :
65 : : /* Before we start moving massive data around, check to see if
66 : : * there is actually a packet available
67 : : */
68 [ # # # # : 0 : if (!(rxdp->wb.status_error0 &
# # # # ]
69 : : rte_cpu_to_le_32(1 << ICE_RX_FLEX_DESC_STATUS0_DD_S)))
70 : : return 0;
71 : :
72 : : /* constants used in processing loop */
73 : : const __m512i crc_adjust =
74 : 0 : _mm512_set4_epi32
75 : : (0, /* ignore non-length fields */
76 : : -rxq->crc_len, /* sub crc on data_len */
77 : 0 : -rxq->crc_len, /* sub crc on pkt_len */
78 : : 0 /* ignore non-length fields */
79 : : );
80 : :
81 : : /* 8 packets DD mask, LSB in each 32-bit value */
82 : : const __m256i dd_check = _mm256_set1_epi32(1);
83 : :
84 : : /* 8 packets EOP mask, second-LSB in each 32-bit value */
85 : : const __m256i eop_check = _mm256_slli_epi32(dd_check,
86 : : ICE_RX_DESC_STATUS_EOF_S);
87 : :
88 : : /* mask to shuffle from desc. to mbuf (4 descriptors)*/
89 : : const __m512i shuf_msk =
90 : : _mm512_set4_epi32
91 : : (/* rss hash parsed separately */
92 : : 0xFFFFFFFF,
93 : : /* octet 10~11, 16 bits vlan_macip */
94 : : /* octet 4~5, 16 bits data_len */
95 : : 11 << 24 | 10 << 16 | 5 << 8 | 4,
96 : : /* skip hi 16 bits pkt_len, zero out */
97 : : /* octet 4~5, 16 bits pkt_len */
98 : : 0xFFFF << 16 | 5 << 8 | 4,
99 : : /* pkt_type set as unknown */
100 : : 0xFFFFFFFF
101 : : );
102 : :
103 : : /**
104 : : * compile-time check the above crc and shuffle layout is correct.
105 : : * NOTE: the first field (lowest address) is given last in set_epi
106 : : * calls above.
107 : : */
108 : : RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, pkt_len) !=
109 : : offsetof(struct rte_mbuf, rx_descriptor_fields1) + 4);
110 : : RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_len) !=
111 : : offsetof(struct rte_mbuf, rx_descriptor_fields1) + 8);
112 : : RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, vlan_tci) !=
113 : : offsetof(struct rte_mbuf, rx_descriptor_fields1) + 10);
114 : : RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, hash) !=
115 : : offsetof(struct rte_mbuf, rx_descriptor_fields1) + 12);
116 : :
117 : : /* following code block is for Rx Checksum Offload */
118 : : /* Status/Error flag masks */
119 : : /**
120 : : * mask everything except Checksum Reports, RSS indication
121 : : * and VLAN indication.
122 : : * bit6:4 for IP/L4 checksum errors.
123 : : * bit12 is for RSS indication.
124 : : * bit13 is for VLAN indication.
125 : : */
126 : : const __m256i flags_mask =
127 : : _mm256_set1_epi32((0xF << 4) | (1 << 12) | (1 << 13));
128 : : /**
129 : : * data to be shuffled by the result of the flags mask shifted by 4
130 : : * bits. This gives use the l3_l4 flags.
131 : : */
132 : : const __m256i l3_l4_flags_shuf =
133 : : _mm256_set_epi8((RTE_MBUF_F_RX_OUTER_L4_CKSUM_BAD >> 20 |
134 : : RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_L4_CKSUM_BAD |
135 : : RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
136 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_BAD >> 20 | RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD |
137 : : RTE_MBUF_F_RX_L4_CKSUM_BAD | RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
138 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_BAD >> 20 | RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD |
139 : : RTE_MBUF_F_RX_L4_CKSUM_GOOD | RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
140 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_BAD >> 20 | RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD |
141 : : RTE_MBUF_F_RX_L4_CKSUM_GOOD | RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
142 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_BAD >> 20 | RTE_MBUF_F_RX_L4_CKSUM_BAD |
143 : : RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
144 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_BAD >> 20 | RTE_MBUF_F_RX_L4_CKSUM_BAD |
145 : : RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
146 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_BAD >> 20 | RTE_MBUF_F_RX_L4_CKSUM_GOOD |
147 : : RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
148 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_BAD >> 20 | RTE_MBUF_F_RX_L4_CKSUM_GOOD |
149 : : RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
150 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD >> 20 | RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD |
151 : : RTE_MBUF_F_RX_L4_CKSUM_BAD | RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
152 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD >> 20 | RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD |
153 : : RTE_MBUF_F_RX_L4_CKSUM_BAD | RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
154 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD >> 20 | RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD |
155 : : RTE_MBUF_F_RX_L4_CKSUM_GOOD | RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
156 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD >> 20 | RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD |
157 : : RTE_MBUF_F_RX_L4_CKSUM_GOOD | RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
158 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD >> 20 | RTE_MBUF_F_RX_L4_CKSUM_BAD |
159 : : RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
160 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD >> 20 | RTE_MBUF_F_RX_L4_CKSUM_BAD |
161 : : RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
162 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD >> 20 | RTE_MBUF_F_RX_L4_CKSUM_GOOD |
163 : : RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
164 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD >> 20 | RTE_MBUF_F_RX_L4_CKSUM_GOOD |
165 : : RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
166 : : /**
167 : : * second 128-bits
168 : : * shift right 20 bits to use the low two bits to indicate
169 : : * outer checksum status
170 : : * shift right 1 bit to make sure it not exceed 255
171 : : */
172 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_BAD >> 20 | RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD |
173 : : RTE_MBUF_F_RX_L4_CKSUM_BAD | RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
174 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_BAD >> 20 | RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD |
175 : : RTE_MBUF_F_RX_L4_CKSUM_BAD | RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
176 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_BAD >> 20 | RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD |
177 : : RTE_MBUF_F_RX_L4_CKSUM_GOOD | RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
178 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_BAD >> 20 | RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD |
179 : : RTE_MBUF_F_RX_L4_CKSUM_GOOD | RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
180 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_BAD >> 20 | RTE_MBUF_F_RX_L4_CKSUM_BAD |
181 : : RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
182 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_BAD >> 20 | RTE_MBUF_F_RX_L4_CKSUM_BAD |
183 : : RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
184 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_BAD >> 20 | RTE_MBUF_F_RX_L4_CKSUM_GOOD |
185 : : RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
186 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_BAD >> 20 | RTE_MBUF_F_RX_L4_CKSUM_GOOD |
187 : : RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
188 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD >> 20 | RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD |
189 : : RTE_MBUF_F_RX_L4_CKSUM_BAD | RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
190 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD >> 20 | RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD |
191 : : RTE_MBUF_F_RX_L4_CKSUM_BAD | RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
192 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD >> 20 | RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD |
193 : : RTE_MBUF_F_RX_L4_CKSUM_GOOD | RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
194 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD >> 20 | RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD |
195 : : RTE_MBUF_F_RX_L4_CKSUM_GOOD | RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
196 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD >> 20 | RTE_MBUF_F_RX_L4_CKSUM_BAD |
197 : : RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
198 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD >> 20 | RTE_MBUF_F_RX_L4_CKSUM_BAD |
199 : : RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
200 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD >> 20 | RTE_MBUF_F_RX_L4_CKSUM_GOOD |
201 : : RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
202 : : (RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD >> 20 | RTE_MBUF_F_RX_L4_CKSUM_GOOD |
203 : : RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1);
204 : : const __m256i cksum_mask =
205 : : _mm256_set1_epi32(RTE_MBUF_F_RX_IP_CKSUM_MASK |
206 : : RTE_MBUF_F_RX_L4_CKSUM_MASK |
207 : : RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD |
208 : : RTE_MBUF_F_RX_OUTER_L4_CKSUM_MASK);
209 : : /**
210 : : * data to be shuffled by result of flag mask, shifted down 12.
211 : : * If RSS(bit12)/VLAN(bit13) are set,
212 : : * shuffle moves appropriate flags in place.
213 : : */
214 : : const __m256i rss_vlan_flags_shuf = _mm256_set_epi8(0, 0, 0, 0,
215 : : 0, 0, 0, 0,
216 : : 0, 0, 0, 0,
217 : : RTE_MBUF_F_RX_RSS_HASH | RTE_MBUF_F_RX_VLAN | RTE_MBUF_F_RX_VLAN_STRIPPED,
218 : : RTE_MBUF_F_RX_VLAN | RTE_MBUF_F_RX_VLAN_STRIPPED,
219 : : RTE_MBUF_F_RX_RSS_HASH, 0,
220 : : /* 2nd 128-bits */
221 : : 0, 0, 0, 0,
222 : : 0, 0, 0, 0,
223 : : 0, 0, 0, 0,
224 : : RTE_MBUF_F_RX_RSS_HASH | RTE_MBUF_F_RX_VLAN | RTE_MBUF_F_RX_VLAN_STRIPPED,
225 : : RTE_MBUF_F_RX_VLAN | RTE_MBUF_F_RX_VLAN_STRIPPED,
226 : : RTE_MBUF_F_RX_RSS_HASH, 0);
227 : :
228 : : uint16_t i, received;
229 : :
230 [ # # # # : 0 : for (i = 0, received = 0; i < nb_pkts;
# # # # ]
231 : 0 : i += ICE_DESCS_PER_LOOP_AVX,
232 : 0 : rxdp += ICE_DESCS_PER_LOOP_AVX) {
233 : : /* step 1, copy over 8 mbuf pointers to rx_pkts array */
234 : 0 : _mm256_storeu_si256((void *)&rx_pkts[i],
235 : 0 : _mm256_loadu_si256((void *)&sw_ring[i]));
236 : : #ifdef RTE_ARCH_X86_64
237 : : _mm256_storeu_si256
238 : 0 : ((void *)&rx_pkts[i + 4],
239 : 0 : _mm256_loadu_si256((void *)&sw_ring[i + 4]));
240 : : #endif
241 : :
242 : : __m512i raw_desc0_3, raw_desc4_7;
243 : : __m256i raw_desc0_1, raw_desc2_3, raw_desc4_5, raw_desc6_7;
244 : :
245 : : /* load in descriptors, in reverse order */
246 : : const __m128i raw_desc7 =
247 : : _mm_load_si128((void *)(rxdp + 7));
248 : 0 : rte_compiler_barrier();
249 : : const __m128i raw_desc6 =
250 : : _mm_load_si128((void *)(rxdp + 6));
251 : 0 : rte_compiler_barrier();
252 : : const __m128i raw_desc5 =
253 : : _mm_load_si128((void *)(rxdp + 5));
254 : 0 : rte_compiler_barrier();
255 : : const __m128i raw_desc4 =
256 : : _mm_load_si128((void *)(rxdp + 4));
257 : 0 : rte_compiler_barrier();
258 : : const __m128i raw_desc3 =
259 : : _mm_load_si128((void *)(rxdp + 3));
260 : 0 : rte_compiler_barrier();
261 : : const __m128i raw_desc2 =
262 : : _mm_load_si128((void *)(rxdp + 2));
263 : 0 : rte_compiler_barrier();
264 : : const __m128i raw_desc1 =
265 : : _mm_load_si128((void *)(rxdp + 1));
266 : 0 : rte_compiler_barrier();
267 : : const __m128i raw_desc0 =
268 : : _mm_load_si128((void *)(rxdp + 0));
269 : :
270 : : raw_desc6_7 =
271 : : _mm256_inserti128_si256
272 : : (_mm256_castsi128_si256(raw_desc6),
273 : : raw_desc7, 1);
274 : : raw_desc4_5 =
275 : : _mm256_inserti128_si256
276 : : (_mm256_castsi128_si256(raw_desc4),
277 : : raw_desc5, 1);
278 : : raw_desc2_3 =
279 : : _mm256_inserti128_si256
280 : : (_mm256_castsi128_si256(raw_desc2),
281 : : raw_desc3, 1);
282 : : raw_desc0_1 =
283 : : _mm256_inserti128_si256
284 : : (_mm256_castsi128_si256(raw_desc0),
285 : : raw_desc1, 1);
286 : :
287 : : raw_desc4_7 =
288 : : _mm512_inserti64x4
289 : : (_mm512_castsi256_si512(raw_desc4_5),
290 : : raw_desc6_7, 1);
291 : : raw_desc0_3 =
292 : : _mm512_inserti64x4
293 : : (_mm512_castsi256_si512(raw_desc0_1),
294 : : raw_desc2_3, 1);
295 : :
296 [ # # # # ]: 0 : if (split_packet) {
297 : : int j;
298 : :
299 [ # # # # ]: 0 : for (j = 0; j < ICE_DESCS_PER_LOOP_AVX; j++)
300 : 0 : rte_mbuf_prefetch_part2(rx_pkts[i + j]);
301 : : }
302 : :
303 : : /**
304 : : * convert descriptors 0-7 into mbufs, re-arrange fields.
305 : : * Then write into the mbuf.
306 : : */
307 : : __m512i mb4_7 = _mm512_shuffle_epi8(raw_desc4_7, shuf_msk);
308 : : __m512i mb0_3 = _mm512_shuffle_epi8(raw_desc0_3, shuf_msk);
309 : :
310 : : mb4_7 = _mm512_add_epi32(mb4_7, crc_adjust);
311 : : mb0_3 = _mm512_add_epi32(mb0_3, crc_adjust);
312 : :
313 : : /**
314 : : * to get packet types, ptype is located in bit16-25
315 : : * of each 128bits
316 : : */
317 : : const __m512i ptype_mask =
318 : : _mm512_set1_epi16(ICE_RX_FLEX_DESC_PTYPE_M);
319 : :
320 : : /**
321 : : * to get packet types, ptype is located in bit16-25
322 : : * of each 128bits
323 : : */
324 : : const __m512i ptypes4_7 =
325 : : _mm512_and_si512(raw_desc4_7, ptype_mask);
326 : : const __m512i ptypes0_3 =
327 : : _mm512_and_si512(raw_desc0_3, ptype_mask);
328 : :
329 : : const __m256i ptypes6_7 =
330 : : _mm512_extracti64x4_epi64(ptypes4_7, 1);
331 : : const __m256i ptypes4_5 =
332 : : _mm512_extracti64x4_epi64(ptypes4_7, 0);
333 : : const __m256i ptypes2_3 =
334 : : _mm512_extracti64x4_epi64(ptypes0_3, 1);
335 : : const __m256i ptypes0_1 =
336 : : _mm512_extracti64x4_epi64(ptypes0_3, 0);
337 : : const uint16_t ptype7 = _mm256_extract_epi16(ptypes6_7, 9);
338 : : const uint16_t ptype6 = _mm256_extract_epi16(ptypes6_7, 1);
339 : : const uint16_t ptype5 = _mm256_extract_epi16(ptypes4_5, 9);
340 : : const uint16_t ptype4 = _mm256_extract_epi16(ptypes4_5, 1);
341 : : const uint16_t ptype3 = _mm256_extract_epi16(ptypes2_3, 9);
342 : : const uint16_t ptype2 = _mm256_extract_epi16(ptypes2_3, 1);
343 : : const uint16_t ptype1 = _mm256_extract_epi16(ptypes0_1, 9);
344 : : const uint16_t ptype0 = _mm256_extract_epi16(ptypes0_1, 1);
345 : :
346 : 0 : const __m512i ptype4_7 = _mm512_set_epi32
347 : 0 : (0, 0, 0, ptype_tbl[ptype7],
348 : 0 : 0, 0, 0, ptype_tbl[ptype6],
349 : 0 : 0, 0, 0, ptype_tbl[ptype5],
350 [ # # # # : 0 : 0, 0, 0, ptype_tbl[ptype4]);
# # # # ]
351 : 0 : const __m512i ptype0_3 = _mm512_set_epi32
352 : 0 : (0, 0, 0, ptype_tbl[ptype3],
353 : 0 : 0, 0, 0, ptype_tbl[ptype2],
354 : 0 : 0, 0, 0, ptype_tbl[ptype1],
355 [ # # # # : 0 : 0, 0, 0, ptype_tbl[ptype0]);
# # # # ]
356 : :
357 : : mb4_7 = _mm512_mask_blend_epi32(0x1111, mb4_7, ptype4_7);
358 : : mb0_3 = _mm512_mask_blend_epi32(0x1111, mb0_3, ptype0_3);
359 : :
360 : : __m256i mb4_5 = _mm512_extracti64x4_epi64(mb4_7, 0);
361 : : __m256i mb6_7 = _mm512_extracti64x4_epi64(mb4_7, 1);
362 : : __m256i mb0_1 = _mm512_extracti64x4_epi64(mb0_3, 0);
363 : : __m256i mb2_3 = _mm512_extracti64x4_epi64(mb0_3, 1);
364 : :
365 : : /**
366 : : * use permute/extract to get status content
367 : : * After the operations, the packets status flags are in the
368 : : * order (hi->lo): [1, 3, 5, 7, 0, 2, 4, 6]
369 : : */
370 : : /* merge the status bits into one register */
371 : : const __m512i status_permute_msk = _mm512_set_epi32
372 : : (0, 0, 0, 0,
373 : : 0, 0, 0, 0,
374 : : 22, 30, 6, 14,
375 : : 18, 26, 2, 10);
376 : : const __m512i raw_status0_7 = _mm512_permutex2var_epi32
377 : : (raw_desc4_7, status_permute_msk, raw_desc0_3);
378 : : __m256i status0_7 = _mm512_extracti64x4_epi64
379 : : (raw_status0_7, 0);
380 : :
381 : : __m256i mbuf_flags = _mm256_set1_epi32(0);
382 : :
383 : : if (do_offload) {
384 : : /* now do flag manipulation */
385 : :
386 : : /* get only flag/error bits we want */
387 : : const __m256i flag_bits =
388 : : _mm256_and_si256(status0_7, flags_mask);
389 : : /**
390 : : * l3_l4_error flags, shuffle, then shift to correct adjustment
391 : : * of flags in flags_shuf, and finally mask out extra bits
392 : : */
393 : : __m256i l3_l4_flags = _mm256_shuffle_epi8(l3_l4_flags_shuf,
394 : : _mm256_srli_epi32(flag_bits, 4));
395 : : l3_l4_flags = _mm256_slli_epi32(l3_l4_flags, 1);
396 : : __m256i l4_outer_mask = _mm256_set1_epi32(0x6);
397 : : __m256i l4_outer_flags =
398 : : _mm256_and_si256(l3_l4_flags, l4_outer_mask);
399 : : l4_outer_flags = _mm256_slli_epi32(l4_outer_flags, 20);
400 : :
401 : : __m256i l3_l4_mask = _mm256_set1_epi32(~0x6);
402 : :
403 : : l3_l4_flags = _mm256_and_si256(l3_l4_flags, l3_l4_mask);
404 : : l3_l4_flags = _mm256_or_si256(l3_l4_flags, l4_outer_flags);
405 : : l3_l4_flags = _mm256_and_si256(l3_l4_flags, cksum_mask);
406 : : /* set rss and vlan flags */
407 : : const __m256i rss_vlan_flag_bits =
408 : : _mm256_srli_epi32(flag_bits, 12);
409 : : const __m256i rss_vlan_flags =
410 : : _mm256_shuffle_epi8(rss_vlan_flags_shuf,
411 : : rss_vlan_flag_bits);
412 : :
413 : : /* merge flags */
414 : : mbuf_flags = _mm256_or_si256(l3_l4_flags,
415 : : rss_vlan_flags);
416 : : }
417 : :
418 [ # # # # : 0 : if (rxq->fdir_enabled) {
# # # # ]
419 : : const __m256i fdir_id4_7 =
420 : : _mm256_unpackhi_epi32(raw_desc6_7, raw_desc4_5);
421 : :
422 : : const __m256i fdir_id0_3 =
423 : : _mm256_unpackhi_epi32(raw_desc2_3, raw_desc0_1);
424 : :
425 : : const __m256i fdir_id0_7 =
426 : : _mm256_unpackhi_epi64(fdir_id4_7, fdir_id0_3);
427 : :
428 : : if (do_offload) {
429 : : const __m256i fdir_flags =
430 : : ice_flex_rxd_to_fdir_flags_vec_avx512
431 : : (fdir_id0_7);
432 : :
433 : : /* merge with fdir_flags */
434 : : mbuf_flags = _mm256_or_si256
435 : : (mbuf_flags, fdir_flags);
436 : : } else {
437 : : mbuf_flags =
438 : : ice_flex_rxd_to_fdir_flags_vec_avx512
439 : : (fdir_id0_7);
440 : : }
441 : :
442 : : /* write to mbuf: have to use scalar store here */
443 : 0 : rx_pkts[i + 0]->hash.fdir.hi =
444 : 0 : _mm256_extract_epi32(fdir_id0_7, 3);
445 : :
446 : 0 : rx_pkts[i + 1]->hash.fdir.hi =
447 : 0 : _mm256_extract_epi32(fdir_id0_7, 7);
448 : :
449 : 0 : rx_pkts[i + 2]->hash.fdir.hi =
450 : 0 : _mm256_extract_epi32(fdir_id0_7, 2);
451 : :
452 : 0 : rx_pkts[i + 3]->hash.fdir.hi =
453 : 0 : _mm256_extract_epi32(fdir_id0_7, 6);
454 : :
455 : 0 : rx_pkts[i + 4]->hash.fdir.hi =
456 : 0 : _mm256_extract_epi32(fdir_id0_7, 1);
457 : :
458 : 0 : rx_pkts[i + 5]->hash.fdir.hi =
459 : 0 : _mm256_extract_epi32(fdir_id0_7, 5);
460 : :
461 : 0 : rx_pkts[i + 6]->hash.fdir.hi =
462 : 0 : _mm256_extract_epi32(fdir_id0_7, 0);
463 : :
464 : 0 : rx_pkts[i + 7]->hash.fdir.hi =
465 : 0 : _mm256_extract_epi32(fdir_id0_7, 4);
466 : : } /* if() on fdir_enabled */
467 : :
468 : : if (do_offload) {
469 : : #ifndef RTE_LIBRTE_ICE_16BYTE_RX_DESC
470 : : /**
471 : : * needs to load 2nd 16B of each desc for RSS hash parsing,
472 : : * will cause performance drop to get into this context.
473 : : */
474 [ # # # # ]: 0 : if (rxq->vsi->adapter->pf.dev_data->dev_conf.rxmode.offloads &
475 : : RTE_ETH_RX_OFFLOAD_RSS_HASH) {
476 : : /* load bottom half of every 32B desc */
477 : : const __m128i raw_desc_bh7 =
478 : : _mm_load_si128
479 : : ((void *)(&rxdp[7].wb.status_error1));
480 : 0 : rte_compiler_barrier();
481 : : const __m128i raw_desc_bh6 =
482 : : _mm_load_si128
483 : : ((void *)(&rxdp[6].wb.status_error1));
484 : 0 : rte_compiler_barrier();
485 : : const __m128i raw_desc_bh5 =
486 : : _mm_load_si128
487 : : ((void *)(&rxdp[5].wb.status_error1));
488 : 0 : rte_compiler_barrier();
489 : : const __m128i raw_desc_bh4 =
490 : : _mm_load_si128
491 : : ((void *)(&rxdp[4].wb.status_error1));
492 : 0 : rte_compiler_barrier();
493 : : const __m128i raw_desc_bh3 =
494 : : _mm_load_si128
495 : : ((void *)(&rxdp[3].wb.status_error1));
496 : 0 : rte_compiler_barrier();
497 : : const __m128i raw_desc_bh2 =
498 : : _mm_load_si128
499 : : ((void *)(&rxdp[2].wb.status_error1));
500 : 0 : rte_compiler_barrier();
501 : : const __m128i raw_desc_bh1 =
502 : : _mm_load_si128
503 : : ((void *)(&rxdp[1].wb.status_error1));
504 : 0 : rte_compiler_barrier();
505 : : const __m128i raw_desc_bh0 =
506 : : _mm_load_si128
507 : : ((void *)(&rxdp[0].wb.status_error1));
508 : :
509 : : __m256i raw_desc_bh6_7 =
510 : : _mm256_inserti128_si256
511 : : (_mm256_castsi128_si256(raw_desc_bh6),
512 : : raw_desc_bh7, 1);
513 : : __m256i raw_desc_bh4_5 =
514 : : _mm256_inserti128_si256
515 : : (_mm256_castsi128_si256(raw_desc_bh4),
516 : : raw_desc_bh5, 1);
517 : : __m256i raw_desc_bh2_3 =
518 : : _mm256_inserti128_si256
519 : : (_mm256_castsi128_si256(raw_desc_bh2),
520 : : raw_desc_bh3, 1);
521 : : __m256i raw_desc_bh0_1 =
522 : : _mm256_inserti128_si256
523 : : (_mm256_castsi128_si256(raw_desc_bh0),
524 : : raw_desc_bh1, 1);
525 : :
526 : : /**
527 : : * to shift the 32b RSS hash value to the
528 : : * highest 32b of each 128b before mask
529 : : */
530 : : __m256i rss_hash6_7 =
531 : : _mm256_slli_epi64(raw_desc_bh6_7, 32);
532 : : __m256i rss_hash4_5 =
533 : : _mm256_slli_epi64(raw_desc_bh4_5, 32);
534 : : __m256i rss_hash2_3 =
535 : : _mm256_slli_epi64(raw_desc_bh2_3, 32);
536 : : __m256i rss_hash0_1 =
537 : : _mm256_slli_epi64(raw_desc_bh0_1, 32);
538 : :
539 : : __m256i rss_hash_msk =
540 : : _mm256_set_epi32(0xFFFFFFFF, 0, 0, 0,
541 : : 0xFFFFFFFF, 0, 0, 0);
542 : :
543 : : rss_hash6_7 = _mm256_and_si256
544 : : (rss_hash6_7, rss_hash_msk);
545 : : rss_hash4_5 = _mm256_and_si256
546 : : (rss_hash4_5, rss_hash_msk);
547 : : rss_hash2_3 = _mm256_and_si256
548 : : (rss_hash2_3, rss_hash_msk);
549 : : rss_hash0_1 = _mm256_and_si256
550 : : (rss_hash0_1, rss_hash_msk);
551 : :
552 : : mb6_7 = _mm256_or_si256(mb6_7, rss_hash6_7);
553 : : mb4_5 = _mm256_or_si256(mb4_5, rss_hash4_5);
554 : : mb2_3 = _mm256_or_si256(mb2_3, rss_hash2_3);
555 : : mb0_1 = _mm256_or_si256(mb0_1, rss_hash0_1);
556 : : } /* if() on RSS hash parsing */
557 : : #endif
558 : : }
559 : :
560 : : /**
561 : : * At this point, we have the 8 sets of flags in the low 16-bits
562 : : * of each 32-bit value in vlan0.
563 : : * We want to extract these, and merge them with the mbuf init
564 : : * data so we can do a single write to the mbuf to set the flags
565 : : * and all the other initialization fields. Extracting the
566 : : * appropriate flags means that we have to do a shift and blend
567 : : * for each mbuf before we do the write. However, we can also
568 : : * add in the previously computed rx_descriptor fields to
569 : : * make a single 256-bit write per mbuf
570 : : */
571 : : /* check the structure matches expectations */
572 : : RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, ol_flags) !=
573 : : offsetof(struct rte_mbuf, rearm_data) + 8);
574 : : RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, rearm_data) !=
575 : : RTE_ALIGN(offsetof(struct rte_mbuf,
576 : : rearm_data),
577 : : 16));
578 : : /* build up data and do writes */
579 : : __m256i rearm0, rearm1, rearm2, rearm3, rearm4, rearm5,
580 : : rearm6, rearm7;
581 : :
582 : : rearm6 = _mm256_blend_epi32(mbuf_init,
583 : : _mm256_slli_si256(mbuf_flags, 8),
584 : : 0x04);
585 : : rearm4 = _mm256_blend_epi32(mbuf_init,
586 : : _mm256_slli_si256(mbuf_flags, 4),
587 : : 0x04);
588 : : rearm2 = _mm256_blend_epi32(mbuf_init, mbuf_flags, 0x04);
589 : : rearm0 = _mm256_blend_epi32(mbuf_init,
590 : : _mm256_srli_si256(mbuf_flags, 4),
591 : : 0x04);
592 : :
593 : : /* permute to add in the rx_descriptor e.g. rss fields */
594 : : rearm6 = _mm256_permute2f128_si256(rearm6, mb6_7, 0x20);
595 : : rearm4 = _mm256_permute2f128_si256(rearm4, mb4_5, 0x20);
596 : : rearm2 = _mm256_permute2f128_si256(rearm2, mb2_3, 0x20);
597 : : rearm0 = _mm256_permute2f128_si256(rearm0, mb0_1, 0x20);
598 : :
599 : : /* write to mbuf */
600 [ # # # # : 0 : _mm256_storeu_si256((__m256i *)&rx_pkts[i + 6]->rearm_data,
# # # # ]
601 : : rearm6);
602 : 0 : _mm256_storeu_si256((__m256i *)&rx_pkts[i + 4]->rearm_data,
603 : : rearm4);
604 : 0 : _mm256_storeu_si256((__m256i *)&rx_pkts[i + 2]->rearm_data,
605 : : rearm2);
606 [ # # # # : 0 : _mm256_storeu_si256((__m256i *)&rx_pkts[i + 0]->rearm_data,
# # # # ]
607 : : rearm0);
608 : :
609 : : /* repeat for the odd mbufs */
610 : : const __m256i odd_flags =
611 : : _mm256_castsi128_si256
612 : : (_mm256_extracti128_si256(mbuf_flags, 1));
613 : : rearm7 = _mm256_blend_epi32(mbuf_init,
614 : : _mm256_slli_si256(odd_flags, 8),
615 : : 0x04);
616 : : rearm5 = _mm256_blend_epi32(mbuf_init,
617 : : _mm256_slli_si256(odd_flags, 4),
618 : : 0x04);
619 : : rearm3 = _mm256_blend_epi32(mbuf_init, odd_flags, 0x04);
620 : : rearm1 = _mm256_blend_epi32(mbuf_init,
621 : : _mm256_srli_si256(odd_flags, 4),
622 : : 0x04);
623 : :
624 : : /* since odd mbufs are already in hi 128-bits use blend */
625 : : rearm7 = _mm256_blend_epi32(rearm7, mb6_7, 0xF0);
626 : : rearm5 = _mm256_blend_epi32(rearm5, mb4_5, 0xF0);
627 : : rearm3 = _mm256_blend_epi32(rearm3, mb2_3, 0xF0);
628 : : rearm1 = _mm256_blend_epi32(rearm1, mb0_1, 0xF0);
629 : : /* again write to mbufs */
630 : 0 : _mm256_storeu_si256((__m256i *)&rx_pkts[i + 7]->rearm_data,
631 : : rearm7);
632 : 0 : _mm256_storeu_si256((__m256i *)&rx_pkts[i + 5]->rearm_data,
633 : : rearm5);
634 : 0 : _mm256_storeu_si256((__m256i *)&rx_pkts[i + 3]->rearm_data,
635 : : rearm3);
636 [ # # # # ]: 0 : _mm256_storeu_si256((__m256i *)&rx_pkts[i + 1]->rearm_data,
637 : : rearm1);
638 : :
639 : : /* extract and record EOP bit */
640 [ # # # # ]: 0 : if (split_packet) {
641 : : const __m128i eop_mask =
642 : : _mm_set1_epi16(1 << ICE_RX_DESC_STATUS_EOF_S);
643 : : const __m256i eop_bits256 = _mm256_and_si256(status0_7,
644 : : eop_check);
645 : : /* pack status bits into a single 128-bit register */
646 : : const __m128i eop_bits =
647 : : _mm_packus_epi32
648 : : (_mm256_castsi256_si128(eop_bits256),
649 : : _mm256_extractf128_si256(eop_bits256,
650 : : 1));
651 : : /**
652 : : * flip bits, and mask out the EOP bit, which is now
653 : : * a split-packet bit i.e. !EOP, rather than EOP one.
654 : : */
655 : : __m128i split_bits = _mm_andnot_si128(eop_bits,
656 : : eop_mask);
657 : : /**
658 : : * eop bits are out of order, so we need to shuffle them
659 : : * back into order again. In doing so, only use low 8
660 : : * bits, which acts like another pack instruction
661 : : * The original order is (hi->lo): 1,3,5,7,0,2,4,6
662 : : * [Since we use epi8, the 16-bit positions are
663 : : * multiplied by 2 in the eop_shuffle value.]
664 : : */
665 : : __m128i eop_shuffle =
666 : : _mm_set_epi8(/* zero hi 64b */
667 : : 0xFF, 0xFF, 0xFF, 0xFF,
668 : : 0xFF, 0xFF, 0xFF, 0xFF,
669 : : /* move values to lo 64b */
670 : : 8, 0, 10, 2,
671 : : 12, 4, 14, 6);
672 : : split_bits = _mm_shuffle_epi8(split_bits, eop_shuffle);
673 : 0 : *(uint64_t *)split_packet =
674 : 0 : _mm_cvtsi128_si64(split_bits);
675 : 0 : split_packet += ICE_DESCS_PER_LOOP_AVX;
676 : : }
677 : :
678 : : /* perform dd_check */
679 : : status0_7 = _mm256_and_si256(status0_7, dd_check);
680 : : status0_7 = _mm256_packs_epi32(status0_7,
681 : : _mm256_setzero_si256());
682 : :
683 [ # # # # ]: 0 : uint64_t burst = rte_popcount64
684 : : (_mm_cvtsi128_si64
685 : : (_mm256_extracti128_si256
686 : : (status0_7, 1)));
687 : 0 : burst += rte_popcount64
688 : : (_mm_cvtsi128_si64
689 : : (_mm256_castsi256_si128(status0_7)));
690 : 0 : received += burst;
691 [ # # # # : 0 : if (burst != ICE_DESCS_PER_LOOP_AVX)
# # # # ]
692 : : break;
693 : : }
694 : :
695 : : /* update tail pointers */
696 : 0 : rxq->rx_tail += received;
697 : 0 : rxq->rx_tail &= (rxq->nb_rx_desc - 1);
698 [ # # # # : 0 : if ((rxq->rx_tail & 1) == 1 && received > 1) { /* keep avx2 aligned */
# # # # #
# # # # #
# # ]
699 : 0 : rxq->rx_tail--;
700 : 0 : received--;
701 : : }
702 : 0 : rxq->rxrearm_nb += received;
703 : 0 : return received;
704 : : }
705 : :
706 : : /**
707 : : * Notice:
708 : : * - nb_pkts < ICE_DESCS_PER_LOOP, just return no packet
709 : : */
710 : : uint16_t
711 : 0 : ice_recv_pkts_vec_avx512(void *rx_queue, struct rte_mbuf **rx_pkts,
712 : : uint16_t nb_pkts)
713 : : {
714 : 0 : return _ice_recv_raw_pkts_vec_avx512(rx_queue, rx_pkts, nb_pkts, NULL, false);
715 : : }
716 : :
717 : : /**
718 : : * Notice:
719 : : * - nb_pkts < ICE_DESCS_PER_LOOP, just return no packet
720 : : */
721 : : uint16_t
722 : 0 : ice_recv_pkts_vec_avx512_offload(void *rx_queue, struct rte_mbuf **rx_pkts,
723 : : uint16_t nb_pkts)
724 : : {
725 : 0 : return _ice_recv_raw_pkts_vec_avx512(rx_queue, rx_pkts,
726 : : nb_pkts, NULL, true);
727 : : }
728 : :
729 : : /**
730 : : * vPMD receive routine that reassembles single burst of 32 scattered packets
731 : : * Notice:
732 : : * - nb_pkts < ICE_DESCS_PER_LOOP, just return no packet
733 : : */
734 : : static uint16_t
735 : 0 : ice_recv_scattered_burst_vec_avx512(void *rx_queue, struct rte_mbuf **rx_pkts,
736 : : uint16_t nb_pkts)
737 : : {
738 : : struct ice_rx_queue *rxq = rx_queue;
739 : 0 : uint8_t split_flags[ICE_VPMD_RX_BURST] = {0};
740 : :
741 : : /* get some new buffers */
742 : : uint16_t nb_bufs = _ice_recv_raw_pkts_vec_avx512(rxq, rx_pkts, nb_pkts,
743 : : split_flags, false);
744 [ # # ]: 0 : if (nb_bufs == 0)
745 : 0 : return 0;
746 : :
747 : : /* happy day case, full burst + no packets to be joined */
748 : : const uint64_t *split_fl64 = (uint64_t *)split_flags;
749 : :
750 [ # # ]: 0 : if (!rxq->pkt_first_seg &&
751 [ # # # # ]: 0 : split_fl64[0] == 0 && split_fl64[1] == 0 &&
752 [ # # # # ]: 0 : split_fl64[2] == 0 && split_fl64[3] == 0)
753 : : return nb_bufs;
754 : :
755 : : /* reassemble any packets that need reassembly */
756 : : unsigned int i = 0;
757 : :
758 [ # # ]: 0 : if (!rxq->pkt_first_seg) {
759 : : /* find the first split flag, and only reassemble then */
760 [ # # # # ]: 0 : while (i < nb_bufs && !split_flags[i])
761 : 0 : i++;
762 [ # # ]: 0 : if (i == nb_bufs)
763 : : return nb_bufs;
764 : 0 : rxq->pkt_first_seg = rx_pkts[i];
765 : : }
766 : 0 : return i + ice_rx_reassemble_packets(rxq, &rx_pkts[i], nb_bufs - i,
767 : : &split_flags[i]);
768 : : }
769 : :
770 : : /**
771 : : * vPMD receive routine that reassembles single burst of 32 scattered packets
772 : : * Notice:
773 : : * - nb_pkts < ICE_DESCS_PER_LOOP, just return no packet
774 : : */
775 : : static uint16_t
776 : 0 : ice_recv_scattered_burst_vec_avx512_offload(void *rx_queue,
777 : : struct rte_mbuf **rx_pkts,
778 : : uint16_t nb_pkts)
779 : : {
780 : : struct ice_rx_queue *rxq = rx_queue;
781 : 0 : uint8_t split_flags[ICE_VPMD_RX_BURST] = {0};
782 : :
783 : : /* get some new buffers */
784 : : uint16_t nb_bufs = _ice_recv_raw_pkts_vec_avx512(rxq,
785 : : rx_pkts, nb_pkts, split_flags, true);
786 [ # # ]: 0 : if (nb_bufs == 0)
787 : 0 : return 0;
788 : :
789 : : /* happy day case, full burst + no packets to be joined */
790 : : const uint64_t *split_fl64 = (uint64_t *)split_flags;
791 : :
792 [ # # ]: 0 : if (!rxq->pkt_first_seg &&
793 [ # # # # ]: 0 : split_fl64[0] == 0 && split_fl64[1] == 0 &&
794 [ # # # # ]: 0 : split_fl64[2] == 0 && split_fl64[3] == 0)
795 : : return nb_bufs;
796 : :
797 : : /* reassemble any packets that need reassembly */
798 : : unsigned int i = 0;
799 : :
800 [ # # ]: 0 : if (!rxq->pkt_first_seg) {
801 : : /* find the first split flag, and only reassemble then */
802 [ # # # # ]: 0 : while (i < nb_bufs && !split_flags[i])
803 : 0 : i++;
804 [ # # ]: 0 : if (i == nb_bufs)
805 : : return nb_bufs;
806 : 0 : rxq->pkt_first_seg = rx_pkts[i];
807 : : }
808 : 0 : return i + ice_rx_reassemble_packets(rxq, &rx_pkts[i], nb_bufs - i,
809 : : &split_flags[i]);
810 : : }
811 : :
812 : : /**
813 : : * vPMD receive routine that reassembles scattered packets.
814 : : * Main receive routine that can handle arbitrary burst sizes
815 : : * Notice:
816 : : * - nb_pkts < ICE_DESCS_PER_LOOP, just return no packet
817 : : */
818 : : uint16_t
819 : 0 : ice_recv_scattered_pkts_vec_avx512(void *rx_queue, struct rte_mbuf **rx_pkts,
820 : : uint16_t nb_pkts)
821 : : {
822 : : uint16_t retval = 0;
823 : :
824 [ # # ]: 0 : while (nb_pkts > ICE_VPMD_RX_BURST) {
825 : 0 : uint16_t burst = ice_recv_scattered_burst_vec_avx512(rx_queue,
826 : 0 : rx_pkts + retval, ICE_VPMD_RX_BURST);
827 : 0 : retval += burst;
828 : 0 : nb_pkts -= burst;
829 [ # # ]: 0 : if (burst < ICE_VPMD_RX_BURST)
830 : 0 : return retval;
831 : : }
832 : 0 : return retval + ice_recv_scattered_burst_vec_avx512(rx_queue,
833 : 0 : rx_pkts + retval, nb_pkts);
834 : : }
835 : :
836 : : /**
837 : : * vPMD receive routine that reassembles scattered packets.
838 : : * Main receive routine that can handle arbitrary burst sizes
839 : : * Notice:
840 : : * - nb_pkts < ICE_DESCS_PER_LOOP, just return no packet
841 : : */
842 : : uint16_t
843 : 0 : ice_recv_scattered_pkts_vec_avx512_offload(void *rx_queue,
844 : : struct rte_mbuf **rx_pkts,
845 : : uint16_t nb_pkts)
846 : : {
847 : : uint16_t retval = 0;
848 : :
849 [ # # ]: 0 : while (nb_pkts > ICE_VPMD_RX_BURST) {
850 : : uint16_t burst =
851 : 0 : ice_recv_scattered_burst_vec_avx512_offload(rx_queue,
852 : 0 : rx_pkts + retval, ICE_VPMD_RX_BURST);
853 : 0 : retval += burst;
854 : 0 : nb_pkts -= burst;
855 [ # # ]: 0 : if (burst < ICE_VPMD_RX_BURST)
856 : 0 : return retval;
857 : : }
858 : 0 : return retval + ice_recv_scattered_burst_vec_avx512_offload(rx_queue,
859 : 0 : rx_pkts + retval, nb_pkts);
860 : : }
861 : :
862 : : static __rte_always_inline int
863 : : ice_tx_free_bufs_avx512(struct ice_tx_queue *txq)
864 : : {
865 : : struct ice_vec_tx_entry *txep;
866 : : uint32_t n;
867 : : uint32_t i;
868 : : int nb_free = 0;
869 : : struct rte_mbuf *m, *free[ICE_TX_MAX_FREE_BUF_SZ];
870 : :
871 : : /* check DD bits on threshold descriptor */
872 [ # # # # ]: 0 : if ((txq->tx_ring[txq->tx_next_dd].cmd_type_offset_bsz &
873 : : rte_cpu_to_le_64(ICE_TXD_QW1_DTYPE_M)) !=
874 : : rte_cpu_to_le_64(ICE_TX_DESC_DTYPE_DESC_DONE))
875 : : return 0;
876 : :
877 : 0 : n = txq->tx_rs_thresh;
878 : :
879 : : /* first buffer to free from S/W ring is at index
880 : : * tx_next_dd - (tx_rs_thresh - 1)
881 : : */
882 : 0 : txep = (void *)txq->sw_ring;
883 : 0 : txep += txq->tx_next_dd - (n - 1);
884 : :
885 [ # # # # : 0 : if (txq->offloads & RTE_ETH_TX_OFFLOAD_MBUF_FAST_FREE && (n & 31) == 0) {
# # # # ]
886 [ # # # # ]: 0 : struct rte_mempool *mp = txep[0].mbuf->pool;
887 : : void **cache_objs;
888 : : struct rte_mempool_cache *cache = rte_mempool_default_cache(mp,
889 : : rte_lcore_id());
890 : :
891 [ # # # # : 0 : if (!cache || cache->len == 0)
# # # # ]
892 : 0 : goto normal;
893 : :
894 : 0 : cache_objs = &cache->objs[cache->len];
895 : :
896 [ # # # # ]: 0 : if (n > RTE_MEMPOOL_CACHE_MAX_SIZE) {
897 : 0 : rte_mempool_ops_enqueue_bulk(mp, (void *)txep, n);
898 : 0 : goto done;
899 : : }
900 : :
901 : : /* The cache follows the following algorithm
902 : : * 1. Add the objects to the cache
903 : : * 2. Anything greater than the cache min value (if it
904 : : * crosses the cache flush threshold) is flushed to the ring.
905 : : */
906 : : /* Add elements back into the cache */
907 : : uint32_t copied = 0;
908 : : /* n is multiple of 32 */
909 [ # # # # ]: 0 : while (copied < n) {
910 : 0 : const __m512i a = _mm512_loadu_si512(&txep[copied]);
911 : 0 : const __m512i b = _mm512_loadu_si512(&txep[copied + 8]);
912 : 0 : const __m512i c = _mm512_loadu_si512(&txep[copied + 16]);
913 : 0 : const __m512i d = _mm512_loadu_si512(&txep[copied + 24]);
914 : :
915 : 0 : _mm512_storeu_si512(&cache_objs[copied], a);
916 : 0 : _mm512_storeu_si512(&cache_objs[copied + 8], b);
917 : 0 : _mm512_storeu_si512(&cache_objs[copied + 16], c);
918 : 0 : _mm512_storeu_si512(&cache_objs[copied + 24], d);
919 : 0 : copied += 32;
920 : : }
921 : 0 : cache->len += n;
922 : :
923 [ # # # # ]: 0 : if (cache->len >= cache->flushthresh) {
924 : 0 : rte_mempool_ops_enqueue_bulk
925 : 0 : (mp, &cache->objs[cache->size],
926 : 0 : cache->len - cache->size);
927 : 0 : cache->len = cache->size;
928 : : }
929 : 0 : goto done;
930 : : }
931 : :
932 : 0 : normal:
933 [ # # # # ]: 0 : m = rte_pktmbuf_prefree_seg(txep[0].mbuf);
934 [ # # # # ]: 0 : if (likely(m)) {
935 : 0 : free[0] = m;
936 : : nb_free = 1;
937 [ # # # # ]: 0 : for (i = 1; i < n; i++) {
938 [ # # # # ]: 0 : m = rte_pktmbuf_prefree_seg(txep[i].mbuf);
939 [ # # # # ]: 0 : if (likely(m)) {
940 [ # # # # ]: 0 : if (likely(m->pool == free[0]->pool)) {
941 : 0 : free[nb_free++] = m;
942 : : } else {
943 [ # # # # ]: 0 : rte_mempool_put_bulk(free[0]->pool,
944 : : (void *)free,
945 : : nb_free);
946 : 0 : free[0] = m;
947 : : nb_free = 1;
948 : : }
949 : : }
950 : : }
951 [ # # # # ]: 0 : rte_mempool_put_bulk(free[0]->pool, (void **)free, nb_free);
952 : : } else {
953 [ # # # # ]: 0 : for (i = 1; i < n; i++) {
954 [ # # # # ]: 0 : m = rte_pktmbuf_prefree_seg(txep[i].mbuf);
955 [ # # # # ]: 0 : if (m)
956 [ # # # # ]: 0 : rte_mempool_put(m->pool, m);
957 : : }
958 : : }
959 : :
960 : 0 : done:
961 : : /* buffers were freed, update counters */
962 : 0 : txq->nb_tx_free = (uint16_t)(txq->nb_tx_free + txq->tx_rs_thresh);
963 : 0 : txq->tx_next_dd = (uint16_t)(txq->tx_next_dd + txq->tx_rs_thresh);
964 [ # # # # ]: 0 : if (txq->tx_next_dd >= txq->nb_tx_desc)
965 : 0 : txq->tx_next_dd = (uint16_t)(txq->tx_rs_thresh - 1);
966 : :
967 : : return txq->tx_rs_thresh;
968 : : }
969 : :
970 : : static __rte_always_inline void
971 : : ice_vtx1(volatile struct ice_tx_desc *txdp,
972 : : struct rte_mbuf *pkt, uint64_t flags, bool do_offload)
973 : : {
974 : 0 : uint64_t high_qw =
975 : : (ICE_TX_DESC_DTYPE_DATA |
976 : 0 : ((uint64_t)flags << ICE_TXD_QW1_CMD_S) |
977 : 0 : ((uint64_t)pkt->data_len << ICE_TXD_QW1_TX_BUF_SZ_S));
978 : :
979 : : if (do_offload)
980 : 0 : ice_txd_enable_offload(pkt, &high_qw);
981 : :
982 : 0 : __m128i descriptor = _mm_set_epi64x(high_qw, rte_pktmbuf_iova(pkt));
983 : : _mm_store_si128((__m128i *)txdp, descriptor);
984 : : }
985 : :
986 : : static __rte_always_inline void
987 : : ice_vtx(volatile struct ice_tx_desc *txdp, struct rte_mbuf **pkt,
988 : : uint16_t nb_pkts, uint64_t flags, bool do_offload)
989 : : {
990 : : const uint64_t hi_qw_tmpl = (ICE_TX_DESC_DTYPE_DATA |
991 : : ((uint64_t)flags << ICE_TXD_QW1_CMD_S));
992 : :
993 [ # # # # : 0 : for (; nb_pkts > 3; txdp += 4, pkt += 4, nb_pkts -= 4) {
# # # # ]
994 : 0 : uint64_t hi_qw3 =
995 : 0 : hi_qw_tmpl |
996 : 0 : ((uint64_t)pkt[3]->data_len <<
997 : : ICE_TXD_QW1_TX_BUF_SZ_S);
998 : : if (do_offload)
999 : 0 : ice_txd_enable_offload(pkt[3], &hi_qw3);
1000 : 0 : uint64_t hi_qw2 =
1001 : 0 : hi_qw_tmpl |
1002 : 0 : ((uint64_t)pkt[2]->data_len <<
1003 : : ICE_TXD_QW1_TX_BUF_SZ_S);
1004 : : if (do_offload)
1005 : 0 : ice_txd_enable_offload(pkt[2], &hi_qw2);
1006 : 0 : uint64_t hi_qw1 =
1007 : 0 : hi_qw_tmpl |
1008 : 0 : ((uint64_t)pkt[1]->data_len <<
1009 : : ICE_TXD_QW1_TX_BUF_SZ_S);
1010 : : if (do_offload)
1011 : 0 : ice_txd_enable_offload(pkt[1], &hi_qw1);
1012 : 0 : uint64_t hi_qw0 =
1013 : 0 : hi_qw_tmpl |
1014 : 0 : ((uint64_t)pkt[0]->data_len <<
1015 : : ICE_TXD_QW1_TX_BUF_SZ_S);
1016 : : if (do_offload)
1017 : 0 : ice_txd_enable_offload(pkt[0], &hi_qw0);
1018 : :
1019 : : __m512i desc0_3 =
1020 : 0 : _mm512_set_epi64
1021 : 0 : (hi_qw3, rte_pktmbuf_iova(pkt[3]),
1022 : 0 : hi_qw2, rte_pktmbuf_iova(pkt[2]),
1023 : 0 : hi_qw1, rte_pktmbuf_iova(pkt[1]),
1024 : 0 : hi_qw0, rte_pktmbuf_iova(pkt[0]));
1025 : : _mm512_storeu_si512((void *)txdp, desc0_3);
1026 : : }
1027 : :
1028 : : /* do any last ones */
1029 [ # # # # : 0 : while (nb_pkts) {
# # # # ]
1030 : 0 : ice_vtx1(txdp, *pkt, flags, do_offload);
1031 : 0 : txdp++, pkt++, nb_pkts--;
1032 : : }
1033 : : }
1034 : :
1035 : : static __rte_always_inline void
1036 : : ice_tx_backlog_entry_avx512(struct ice_vec_tx_entry *txep,
1037 : : struct rte_mbuf **tx_pkts, uint16_t nb_pkts)
1038 : : {
1039 : : int i;
1040 : :
1041 [ # # # # : 0 : for (i = 0; i < (int)nb_pkts; ++i)
# # # # ]
1042 : 0 : txep[i].mbuf = tx_pkts[i];
1043 : : }
1044 : :
1045 : : static __rte_always_inline uint16_t
1046 : : ice_xmit_fixed_burst_vec_avx512(void *tx_queue, struct rte_mbuf **tx_pkts,
1047 : : uint16_t nb_pkts, bool do_offload)
1048 : : {
1049 : : struct ice_tx_queue *txq = (struct ice_tx_queue *)tx_queue;
1050 : : volatile struct ice_tx_desc *txdp;
1051 : : struct ice_vec_tx_entry *txep;
1052 : : uint16_t n, nb_commit, tx_id;
1053 : : uint64_t flags = ICE_TD_CMD;
1054 : : uint64_t rs = ICE_TX_DESC_CMD_RS | ICE_TD_CMD;
1055 : :
1056 : : /* cross rx_thresh boundary is not allowed */
1057 : 0 : nb_pkts = RTE_MIN(nb_pkts, txq->tx_rs_thresh);
1058 : :
1059 : 0 : if (txq->nb_tx_free < txq->tx_free_thresh)
1060 : : ice_tx_free_bufs_avx512(txq);
1061 : :
1062 : 0 : nb_commit = nb_pkts = (uint16_t)RTE_MIN(txq->nb_tx_free, nb_pkts);
1063 [ # # # # ]: 0 : if (unlikely(nb_pkts == 0))
1064 : : return 0;
1065 : :
1066 : 0 : tx_id = txq->tx_tail;
1067 : 0 : txdp = &txq->tx_ring[tx_id];
1068 : 0 : txep = (void *)txq->sw_ring;
1069 : 0 : txep += tx_id;
1070 : :
1071 : 0 : txq->nb_tx_free = (uint16_t)(txq->nb_tx_free - nb_pkts);
1072 : :
1073 : 0 : n = (uint16_t)(txq->nb_tx_desc - tx_id);
1074 [ # # # # ]: 0 : if (nb_commit >= n) {
1075 : 0 : ice_tx_backlog_entry_avx512(txep, tx_pkts, n);
1076 : :
1077 : 0 : ice_vtx(txdp, tx_pkts, n - 1, flags, do_offload);
1078 : 0 : tx_pkts += (n - 1);
1079 : 0 : txdp += (n - 1);
1080 : :
1081 : 0 : ice_vtx1(txdp, *tx_pkts++, rs, do_offload);
1082 : :
1083 : 0 : nb_commit = (uint16_t)(nb_commit - n);
1084 : :
1085 : : tx_id = 0;
1086 : 0 : txq->tx_next_rs = (uint16_t)(txq->tx_rs_thresh - 1);
1087 : :
1088 : : /* avoid reach the end of ring */
1089 : 0 : txdp = txq->tx_ring;
1090 : 0 : txep = (void *)txq->sw_ring;
1091 : : }
1092 : :
1093 : 0 : ice_tx_backlog_entry_avx512(txep, tx_pkts, nb_commit);
1094 : :
1095 : : ice_vtx(txdp, tx_pkts, nb_commit, flags, do_offload);
1096 : :
1097 : 0 : tx_id = (uint16_t)(tx_id + nb_commit);
1098 [ # # # # ]: 0 : if (tx_id > txq->tx_next_rs) {
1099 : 0 : txq->tx_ring[txq->tx_next_rs].cmd_type_offset_bsz |=
1100 : : rte_cpu_to_le_64(((uint64_t)ICE_TX_DESC_CMD_RS) <<
1101 : : ICE_TXD_QW1_CMD_S);
1102 : 0 : txq->tx_next_rs =
1103 : 0 : (uint16_t)(txq->tx_next_rs + txq->tx_rs_thresh);
1104 : : }
1105 : :
1106 : 0 : txq->tx_tail = tx_id;
1107 : :
1108 : 0 : ICE_PCI_REG_WC_WRITE(txq->qtx_tail, txq->tx_tail);
1109 : :
1110 : : return nb_pkts;
1111 : : }
1112 : :
1113 : : uint16_t
1114 : 0 : ice_xmit_pkts_vec_avx512(void *tx_queue, struct rte_mbuf **tx_pkts,
1115 : : uint16_t nb_pkts)
1116 : : {
1117 : : uint16_t nb_tx = 0;
1118 : : struct ice_tx_queue *txq = (struct ice_tx_queue *)tx_queue;
1119 : :
1120 [ # # ]: 0 : while (nb_pkts) {
1121 : : uint16_t ret, num;
1122 : :
1123 : 0 : num = (uint16_t)RTE_MIN(nb_pkts, txq->tx_rs_thresh);
1124 : 0 : ret = ice_xmit_fixed_burst_vec_avx512(tx_queue,
1125 [ # # ]: 0 : &tx_pkts[nb_tx], num, false);
1126 : 0 : nb_tx += ret;
1127 : 0 : nb_pkts -= ret;
1128 [ # # ]: 0 : if (ret < num)
1129 : : break;
1130 : : }
1131 : :
1132 : 0 : return nb_tx;
1133 : : }
1134 : :
1135 : : uint16_t
1136 : 0 : ice_xmit_pkts_vec_avx512_offload(void *tx_queue, struct rte_mbuf **tx_pkts,
1137 : : uint16_t nb_pkts)
1138 : : {
1139 : : uint16_t nb_tx = 0;
1140 : : struct ice_tx_queue *txq = (struct ice_tx_queue *)tx_queue;
1141 : :
1142 [ # # ]: 0 : while (nb_pkts) {
1143 : : uint16_t ret, num;
1144 : :
1145 : 0 : num = (uint16_t)RTE_MIN(nb_pkts, txq->tx_rs_thresh);
1146 : 0 : ret = ice_xmit_fixed_burst_vec_avx512(tx_queue,
1147 [ # # ]: 0 : &tx_pkts[nb_tx], num, true);
1148 : :
1149 : 0 : nb_tx += ret;
1150 : 0 : nb_pkts -= ret;
1151 [ # # ]: 0 : if (ret < num)
1152 : : break;
1153 : : }
1154 : :
1155 : 0 : return nb_tx;
1156 : : }
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