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1 : : /* SPDX-License-Identifier: BSD-3-Clause 2 : : * Copyright(c) 2014-2023 Broadcom 3 : : * All rights reserved. 4 : : */ 5 : : 6 : : #ifndef _BNXT_H_ 7 : : #define _BNXT_H_ 8 : : 9 : : #include <inttypes.h> 10 : : #include <stdbool.h> 11 : : #include <pthread.h> 12 : : #include <sys/queue.h> 13 : : 14 : : #include <rte_pci.h> 15 : : #include <bus_pci_driver.h> 16 : : #include <ethdev_driver.h> 17 : : #include <rte_memory.h> 18 : : #include <rte_lcore.h> 19 : : #include <rte_spinlock.h> 20 : : #include <rte_time.h> 21 : : #include <rte_eal_paging.h> 22 : : 23 : : #include "bnxt_cpr.h" 24 : : #include "bnxt_util.h" 25 : : 26 : : #include "tf_core.h" 27 : : #include "bnxt_ulp.h" 28 : : #include "bnxt_tf_common.h" 29 : : #include "bnxt_vnic.h" 30 : : 31 : : /* Vendor ID */ 32 : : #define PCI_VENDOR_ID_BROADCOM 0x14E4 33 : : 34 : : /* Device IDs */ 35 : : #define BROADCOM_DEV_ID_STRATUS_NIC_VF1 0x1606 36 : : #define BROADCOM_DEV_ID_STRATUS_NIC_VF2 0x1609 37 : : #define BROADCOM_DEV_ID_STRATUS_NIC 0x1614 38 : : #define BROADCOM_DEV_ID_57414_VF 0x16c1 39 : : #define BROADCOM_DEV_ID_57304_VF 0x16cb 40 : : #define BROADCOM_DEV_ID_57417_MF 0x16cc 41 : : #define BROADCOM_DEV_ID_NS2 0x16cd 42 : : #define BROADCOM_DEV_ID_57406_VF 0x16d3 43 : : #define BROADCOM_DEV_ID_57412 0x16d6 44 : : #define BROADCOM_DEV_ID_57414 0x16d7 45 : : #define BROADCOM_DEV_ID_57416_RJ45 0x16d8 46 : : #define BROADCOM_DEV_ID_57417_RJ45 0x16d9 47 : : #define BROADCOM_DEV_ID_5741X_VF 0x16dc 48 : : #define BROADCOM_DEV_ID_57412_MF 0x16de 49 : : #define BROADCOM_DEV_ID_57317_RJ45 0x16e0 50 : : #define BROADCOM_DEV_ID_5731X_VF 0x16e1 51 : : #define BROADCOM_DEV_ID_57417_SFP 0x16e2 52 : : #define BROADCOM_DEV_ID_57416_SFP 0x16e3 53 : : #define BROADCOM_DEV_ID_57317_SFP 0x16e4 54 : : #define BROADCOM_DEV_ID_57407_MF 0x16ea 55 : : #define BROADCOM_DEV_ID_57414_MF 0x16ec 56 : : #define BROADCOM_DEV_ID_57416_MF 0x16ee 57 : : #define BROADCOM_DEV_ID_57508 0x1750 58 : : #define BROADCOM_DEV_ID_57504 0x1751 59 : : #define BROADCOM_DEV_ID_57502 0x1752 60 : : #define BROADCOM_DEV_ID_57508_MF1 0x1800 61 : : #define BROADCOM_DEV_ID_57504_MF1 0x1801 62 : : #define BROADCOM_DEV_ID_57502_MF1 0x1802 63 : : #define BROADCOM_DEV_ID_57508_MF2 0x1803 64 : : #define BROADCOM_DEV_ID_57504_MF2 0x1804 65 : : #define BROADCOM_DEV_ID_57502_MF2 0x1805 66 : : #define BROADCOM_DEV_ID_57500_VF1 0x1806 67 : : #define BROADCOM_DEV_ID_57500_VF2 0x1807 68 : : #define BROADCOM_DEV_ID_58802 0xd802 69 : : #define BROADCOM_DEV_ID_58804 0xd804 70 : : #define BROADCOM_DEV_ID_58808 0x16f0 71 : : #define BROADCOM_DEV_ID_58802_VF 0xd800 72 : : #define BROADCOM_DEV_ID_58812 0xd812 73 : : #define BROADCOM_DEV_ID_58814 0xd814 74 : : #define BROADCOM_DEV_ID_58818 0xd818 75 : : #define BROADCOM_DEV_ID_58818_VF 0xd82e 76 : : #define BROADCOM_DEV_ID_57608 0x1760 77 : : #define BROADCOM_DEV_ID_57604 0x1761 78 : : #define BROADCOM_DEV_ID_57602 0x1762 79 : : #define BROADCOM_DEV_ID_57601 0x1763 80 : : #define BROADCOM_DEV_ID_5760X_VF 0x1819 81 : : 82 : : #define BROADCOM_DEV_957508_N2100 0x5208 83 : : #define BROADCOM_DEV_957414_N225 0x4145 84 : : 85 : : #define HWRM_SPEC_CODE_1_8_3 0x10803 86 : : #define HWRM_VERSION_1_9_1 0x10901 87 : : #define HWRM_VERSION_1_9_2 0x10903 88 : : #define HWRM_VERSION_1_10_2_13 0x10a020d 89 : : 90 : : #define BNXT_MAX_MTU 9574 91 : : #define BNXT_NUM_VLANS 2 92 : : #define BNXT_MAX_PKT_LEN (BNXT_MAX_MTU + RTE_ETHER_HDR_LEN +\ 93 : : RTE_ETHER_CRC_LEN +\ 94 : : (BNXT_NUM_VLANS * RTE_VLAN_HLEN)) 95 : : /* FW adds extra 4 bytes for FCS */ 96 : : #define BNXT_VNIC_MRU(mtu)\ 97 : : ((mtu) + RTE_ETHER_HDR_LEN + RTE_VLAN_HLEN * BNXT_NUM_VLANS) 98 : : #define BNXT_VF_RSV_NUM_RSS_CTX 1 99 : : #define BNXT_VF_RSV_NUM_L2_CTX 4 100 : : /* TODO: For now, do not support VMDq/RFS on VFs. */ 101 : : #define BNXT_VF_RSV_NUM_VNIC 1 102 : : #define BNXT_MAX_LED 4 103 : : #define BNXT_MIN_RING_DESC 16 104 : : #define BNXT_MAX_TX_RING_DESC 4096 105 : : #define BNXT_MAX_RX_RING_DESC 8192 106 : : #define BNXT_DB_SIZE 0x80 107 : : 108 : : #define TPA_MAX_AGGS 64 109 : : #define TPA_MAX_AGGS_TH 1024 110 : : 111 : : #define TPA_MAX_NUM_SEGS 32 112 : : #define TPA_MAX_SEGS_TH 8 /* 32 segments in 4-segment units */ 113 : : #define TPA_MAX_SEGS 5 /* 32 segments in log2 units */ 114 : : 115 : : #define BNXT_TPA_MAX_AGGS(bp) \ 116 : : (BNXT_CHIP_P5_P7(bp) ? TPA_MAX_AGGS_TH : \ 117 : : TPA_MAX_AGGS) 118 : : 119 : : #define BNXT_TPA_MAX_SEGS(bp) \ 120 : : (BNXT_CHIP_P5_P7(bp) ? TPA_MAX_SEGS_TH : \ 121 : : TPA_MAX_SEGS) 122 : : 123 : : #define BNXT_TPA_MAX_PAGES 65536 124 : : 125 : : /* 126 : : * Define the number of async completion rings to be used. Set to zero for 127 : : * configurations in which the maximum number of packet completion rings 128 : : * for packet completions is desired or when async completion handling 129 : : * cannot be interrupt-driven. 130 : : */ 131 : : #ifdef RTE_EXEC_ENV_FREEBSD 132 : : /* In FreeBSD OS, nic_uio driver does not support interrupts */ 133 : : #define BNXT_NUM_ASYNC_CPR(bp) 0U 134 : : #else 135 : : #define BNXT_NUM_ASYNC_CPR(bp) 1U 136 : : #endif 137 : : 138 : : #define BNXT_MISC_VEC_ID RTE_INTR_VEC_ZERO_OFFSET 139 : : #define BNXT_RX_VEC_START RTE_INTR_VEC_RXTX_OFFSET 140 : : 141 : : /* Chimp Communication Channel */ 142 : : #define GRCPF_REG_CHIMP_CHANNEL_OFFSET 0x0 143 : : #define GRCPF_REG_CHIMP_COMM_TRIGGER 0x100 144 : : /* Kong Communication Channel */ 145 : : #define GRCPF_REG_KONG_CHANNEL_OFFSET 0xA00 146 : : #define GRCPF_REG_KONG_COMM_TRIGGER 0xB00 147 : : 148 : : #define BNXT_INT_LAT_TMR_MIN 75 149 : : #define BNXT_INT_LAT_TMR_MAX 150 150 : : #define BNXT_NUM_CMPL_AGGR_INT 36 151 : : #define BNXT_CMPL_AGGR_DMA_TMR 37 152 : : #define BNXT_NUM_CMPL_DMA_AGGR 36 153 : : #define BNXT_CMPL_AGGR_DMA_TMR_DURING_INT 50 154 : : #define BNXT_NUM_CMPL_DMA_AGGR_DURING_INT 12 155 : : #define BNXT_DEVICE_SERIAL_NUM_SIZE 8 156 : : 157 : : #define BNXT_DEFAULT_VNIC_STATE_MASK \ 158 : : HWRM_ASYNC_EVENT_CMPL_DEFAULT_VNIC_CHANGE_EVENT_DATA1_DEF_VNIC_STATE_MASK 159 : : #define BNXT_DEFAULT_VNIC_STATE_SFT \ 160 : : HWRM_ASYNC_EVENT_CMPL_DEFAULT_VNIC_CHANGE_EVENT_DATA1_DEF_VNIC_STATE_SFT 161 : : #define BNXT_DEFAULT_VNIC_ALLOC \ 162 : : HWRM_ASYNC_EVENT_CMPL_DEFAULT_VNIC_CHANGE_EVENT_DATA1_DEF_VNIC_STATE_DEF_VNIC_ALLOC 163 : : #define BNXT_DEFAULT_VNIC_FREE \ 164 : : HWRM_ASYNC_EVENT_CMPL_DEFAULT_VNIC_CHANGE_EVENT_DATA1_DEF_VNIC_STATE_DEF_VNIC_FREE 165 : : #define BNXT_DEFAULT_VNIC_CHANGE_PF_ID_MASK \ 166 : : HWRM_ASYNC_EVENT_CMPL_DEFAULT_VNIC_CHANGE_EVENT_DATA1_PF_ID_MASK 167 : : #define BNXT_DEFAULT_VNIC_CHANGE_PF_ID_SFT \ 168 : : HWRM_ASYNC_EVENT_CMPL_DEFAULT_VNIC_CHANGE_EVENT_DATA1_PF_ID_SFT 169 : : #define BNXT_DEFAULT_VNIC_CHANGE_VF_ID_MASK \ 170 : : HWRM_ASYNC_EVENT_CMPL_DEFAULT_VNIC_CHANGE_EVENT_DATA1_VF_ID_MASK 171 : : #define BNXT_DEFAULT_VNIC_CHANGE_VF_ID_SFT \ 172 : : HWRM_ASYNC_EVENT_CMPL_DEFAULT_VNIC_CHANGE_EVENT_DATA1_VF_ID_SFT 173 : : 174 : : #define BNXT_EVENT_ERROR_REPORT_TYPE(data1) \ 175 : : (((data1) & \ 176 : : HWRM_ASYNC_EVENT_CMPL_ERROR_REPORT_BASE_EVENT_DATA1_ERROR_TYPE_MASK) >>\ 177 : : HWRM_ASYNC_EVENT_CMPL_ERROR_REPORT_BASE_EVENT_DATA1_ERROR_TYPE_SFT) 178 : : 179 : : #define BNXT_HWRM_CMD_TO_FORWARD(cmd) \ 180 : : (bp->pf->vf_req_fwd[(cmd) / 32] |= (1 << ((cmd) % 32))) 181 : : 182 : : #define BNXT_NTOHS rte_be_to_cpu_16 183 : : 184 : : struct bnxt_led_info { 185 : : uint8_t num_leds; 186 : : uint8_t led_id; 187 : : uint8_t led_type; 188 : : uint8_t led_group_id; 189 : : uint8_t unused; 190 : : uint16_t led_state_caps; 191 : : #define BNXT_LED_ALT_BLINK_CAP(x) ((x) & \ 192 : : rte_cpu_to_le_16(HWRM_PORT_LED_QCFG_OUTPUT_LED0_STATE_BLINKALT)) 193 : : 194 : : uint16_t led_color_caps; 195 : : }; 196 : : 197 : : struct bnxt_led_cfg { 198 : : uint8_t led_id; 199 : : uint8_t led_state; 200 : : uint8_t led_color; 201 : : uint8_t unused; 202 : : uint16_t led_blink_on; 203 : : uint16_t led_blink_off; 204 : : uint8_t led_group_id; 205 : : uint8_t rsvd; 206 : : }; 207 : : 208 : : #define BNXT_LED_DFLT_ENA \ 209 : : (HWRM_PORT_LED_CFG_INPUT_ENABLES_LED0_ID | \ 210 : : HWRM_PORT_LED_CFG_INPUT_ENABLES_LED0_STATE | \ 211 : : HWRM_PORT_LED_CFG_INPUT_ENABLES_LED0_BLINK_ON | \ 212 : : HWRM_PORT_LED_CFG_INPUT_ENABLES_LED0_BLINK_OFF | \ 213 : : HWRM_PORT_LED_CFG_INPUT_ENABLES_LED0_GROUP_ID) 214 : : 215 : : #define BNXT_LED_DFLT_ENA_SHIFT 6 216 : : 217 : : #define BNXT_LED_DFLT_ENABLES(x) \ 218 : : rte_cpu_to_le_32(BNXT_LED_DFLT_ENA << (BNXT_LED_DFLT_ENA_SHIFT * (x))) 219 : : 220 : : struct bnxt_vlan_table_entry { 221 : : uint16_t tpid; 222 : : uint16_t vid; 223 : : } __rte_packed; 224 : : 225 : : struct bnxt_vlan_antispoof_table_entry { 226 : : uint16_t tpid; 227 : : uint16_t vid; 228 : : uint16_t mask; 229 : : } __rte_packed; 230 : : 231 : : struct bnxt_child_vf_info { 232 : : void *req_buf; 233 : : struct bnxt_vlan_table_entry *vlan_table; 234 : : struct bnxt_vlan_antispoof_table_entry *vlan_as_table; 235 : : STAILQ_HEAD(, bnxt_filter_info) filter; 236 : : uint32_t func_cfg_flags; 237 : : uint32_t l2_rx_mask; 238 : : uint16_t fid; 239 : : uint16_t max_tx_rate; 240 : : uint16_t dflt_vlan; 241 : : uint16_t vlan_count; 242 : : uint8_t mac_spoof_en; 243 : : uint8_t vlan_spoof_en; 244 : : bool random_mac; 245 : : bool persist_stats; 246 : : }; 247 : : 248 : : struct bnxt_parent_info { 249 : : #define BNXT_PF_FID_INVALID 0xFFFF 250 : : uint16_t fid; 251 : : uint16_t vnic; 252 : : uint16_t port_id; 253 : : uint8_t mac_addr[RTE_ETHER_ADDR_LEN]; 254 : : }; 255 : : 256 : : struct bnxt_pf_info { 257 : : #define BNXT_FIRST_PF_FID 1 258 : : #define BNXT_MAX_VFS(bp) ((bp)->pf->max_vfs) 259 : : #define BNXT_MAX_VF_REPS_P4 64 260 : : #define BNXT_MAX_VF_REPS_P5 256 261 : : #define BNXT_MAX_VF_REPS(bp) \ 262 : : (BNXT_CHIP_P5(bp) ? BNXT_MAX_VF_REPS_P5 : \ 263 : : BNXT_MAX_VF_REPS_P4) 264 : : #define BNXT_TOTAL_VFS(bp) ((bp)->pf->total_vfs) 265 : : #define BNXT_FIRST_VF_FID 128 266 : : #define BNXT_PF_RINGS_USED(bp) bnxt_get_num_queues(bp) 267 : : #define BNXT_PF_RINGS_AVAIL(bp) ((bp)->pf->max_cp_rings - \ 268 : : BNXT_PF_RINGS_USED(bp)) 269 : : uint16_t port_id; 270 : : uint16_t first_vf_id; 271 : : uint16_t active_vfs; 272 : : uint16_t max_vfs; 273 : : uint16_t total_vfs; /* Total VFs possible. 274 : : * Not necessarily enabled. 275 : : */ 276 : : uint32_t func_cfg_flags; 277 : : void *vf_req_buf; 278 : : rte_iova_t vf_req_buf_dma_addr; 279 : : uint32_t vf_req_fwd[8]; 280 : : uint16_t total_vnics; 281 : : struct bnxt_child_vf_info *vf_info; 282 : : #define BNXT_EVB_MODE_NONE 0 283 : : #define BNXT_EVB_MODE_VEB 1 284 : : #define BNXT_EVB_MODE_VEPA 2 285 : : uint8_t evb_mode; 286 : : }; 287 : : 288 : : /* Max wait time for link up is 10s and link down is 500ms */ 289 : : #define BNXT_MAX_LINK_WAIT_CNT 200 290 : : #define BNXT_MIN_LINK_WAIT_CNT 10 291 : : #define BNXT_LINK_WAIT_INTERVAL 50 292 : : struct bnxt_link_info { 293 : : uint32_t phy_flags; 294 : : uint8_t mac_type; 295 : : uint8_t phy_link_status; 296 : : uint8_t loop_back; 297 : : uint8_t link_up; 298 : : uint8_t duplex; 299 : : uint8_t pause; 300 : : uint8_t force_pause; 301 : : uint8_t auto_pause; 302 : : uint8_t auto_mode; 303 : : #define PHY_VER_LEN 3 304 : : uint8_t phy_ver[PHY_VER_LEN]; 305 : : uint16_t link_speed; 306 : : uint16_t support_speeds; 307 : : uint16_t auto_link_speed; 308 : : uint16_t force_link_speed; 309 : : uint16_t auto_link_speed_mask; 310 : : uint32_t preemphasis; 311 : : uint8_t phy_type; 312 : : uint8_t media_type; 313 : : uint16_t support_auto_speeds; 314 : : uint8_t link_signal_mode; 315 : : uint16_t force_pam4_link_speed; 316 : : uint16_t support_pam4_speeds; 317 : : uint16_t auto_pam4_link_speed_mask; 318 : : uint16_t support_pam4_auto_speeds; 319 : : uint8_t req_signal_mode; 320 : : uint8_t module_status; 321 : : /* P7 speeds2 fields */ 322 : : bool support_speeds_v2; 323 : : uint16_t supported_speeds2_force_mode; 324 : : uint16_t supported_speeds2_auto_mode; 325 : : uint16_t support_speeds2; 326 : : uint16_t force_link_speeds2; 327 : : uint16_t auto_link_speeds2; 328 : : uint16_t cfg_auto_link_speeds2_mask; 329 : : uint8_t active_lanes; 330 : : uint8_t option_flags; 331 : : }; 332 : : 333 : : #define BNXT_COS_QUEUE_COUNT 8 334 : : struct bnxt_cos_queue_info { 335 : : uint8_t id; 336 : : uint8_t profile; 337 : : uint8_t profile_type; 338 : : }; 339 : : 340 : : struct rte_flow { 341 : : STAILQ_ENTRY(rte_flow) next; 342 : : struct bnxt_filter_info *filter; 343 : : struct bnxt_vnic_info *vnic; 344 : : }; 345 : : 346 : : #define BNXT_PTP_RX_PND_CNT 10 347 : : #define BNXT_PTP_FLAGS_PATH_TX 0x0 348 : : #define BNXT_PTP_FLAGS_PATH_RX 0x1 349 : : #define BNXT_PTP_FLAGS_CURRENT_TIME 0x2 350 : : #define BNXT_PTP_CURRENT_TIME_MASK 0xFFFF00000000ULL 351 : : 352 : : struct bnxt_ptp_cfg { 353 : : #define BNXT_GRCPF_REG_WINDOW_BASE_OUT 0x400 354 : : #define BNXT_GRCPF_REG_SYNC_TIME 0x480 355 : : #define BNXT_CYCLECOUNTER_MASK 0xffffffffffffffffULL 356 : : struct rte_timecounter tc; 357 : : struct rte_timecounter tx_tstamp_tc; 358 : : struct rte_timecounter rx_tstamp_tc; 359 : : struct bnxt *bp; 360 : : #define BNXT_MAX_TX_TS 1 361 : : uint16_t rxctl; 362 : : #define BNXT_PTP_MSG_SYNC BIT(0) 363 : : #define BNXT_PTP_MSG_DELAY_REQ BIT(1) 364 : : #define BNXT_PTP_MSG_PDELAY_REQ BIT(2) 365 : : #define BNXT_PTP_MSG_PDELAY_RESP BIT(3) 366 : : #define BNXT_PTP_MSG_FOLLOW_UP BIT(8) 367 : : #define BNXT_PTP_MSG_DELAY_RESP BIT(9) 368 : : #define BNXT_PTP_MSG_PDELAY_RESP_FOLLOW_UP BIT(10) 369 : : #define BNXT_PTP_MSG_ANNOUNCE BIT(11) 370 : : #define BNXT_PTP_MSG_SIGNALING BIT(12) 371 : : #define BNXT_PTP_MSG_MANAGEMENT BIT(13) 372 : : #define BNXT_PTP_MSG_EVENTS (BNXT_PTP_MSG_SYNC | \ 373 : : BNXT_PTP_MSG_DELAY_REQ | \ 374 : : BNXT_PTP_MSG_PDELAY_REQ | \ 375 : : BNXT_PTP_MSG_PDELAY_RESP) 376 : : uint8_t tx_tstamp_en:1; 377 : : int rx_filter; 378 : : uint8_t filter_all; 379 : : 380 : : #define BNXT_PTP_RX_TS_L 0 381 : : #define BNXT_PTP_RX_TS_H 1 382 : : #define BNXT_PTP_RX_SEQ 2 383 : : #define BNXT_PTP_RX_FIFO 3 384 : : #define BNXT_PTP_RX_FIFO_PENDING 0x1 385 : : #define BNXT_PTP_RX_FIFO_ADV 4 386 : : #define BNXT_PTP_RX_REGS 5 387 : : 388 : : #define BNXT_PTP_TX_TS_L 0 389 : : #define BNXT_PTP_TX_TS_H 1 390 : : #define BNXT_PTP_TX_SEQ 2 391 : : #define BNXT_PTP_TX_FIFO 3 392 : : #define BNXT_PTP_TX_FIFO_EMPTY 0x2 393 : : #define BNXT_PTP_TX_REGS 4 394 : : uint32_t rx_regs[BNXT_PTP_RX_REGS]; 395 : : uint32_t rx_mapped_regs[BNXT_PTP_RX_REGS]; 396 : : uint32_t tx_regs[BNXT_PTP_TX_REGS]; 397 : : uint32_t tx_mapped_regs[BNXT_PTP_TX_REGS]; 398 : : 399 : : /* On P5, the Rx timestamp is present in the Rx completion record */ 400 : : uint64_t rx_timestamp; 401 : : uint64_t current_time; 402 : : uint64_t old_time; 403 : : rte_spinlock_t ptp_lock; 404 : : }; 405 : : 406 : : struct bnxt_coal { 407 : : uint16_t num_cmpl_aggr_int; 408 : : uint16_t num_cmpl_dma_aggr; 409 : : uint16_t num_cmpl_dma_aggr_during_int; 410 : : uint16_t int_lat_tmr_max; 411 : : uint16_t int_lat_tmr_min; 412 : : uint16_t cmpl_aggr_dma_tmr; 413 : : uint16_t cmpl_aggr_dma_tmr_during_int; 414 : : }; 415 : : 416 : : /* 64-bit doorbell */ 417 : : #define DBR_EPOCH_MASK 0x01000000UL 418 : : #define DBR_EPOCH_SFT 24 419 : : #define DBR_XID_SFT 32 420 : : #define DBR_PATH_L2 (0x1ULL << 56) 421 : : #define DBR_VALID (0x1ULL << 58) 422 : : #define DBR_TYPE_SQ (0x0ULL << 60) 423 : : #define DBR_TYPE_SRQ (0x2ULL << 60) 424 : : #define DBR_TYPE_CQ (0x4ULL << 60) 425 : : #define DBR_TYPE_NQ (0xaULL << 60) 426 : : #define DBR_TYPE_NQ_ARM (0xbULL << 60) 427 : : 428 : : #define DB_PF_OFFSET 0x10000 429 : : #define DB_VF_OFFSET 0x4000 430 : : 431 : : #define BNXT_RSS_TBL_SIZE_P5 512U 432 : : #define BNXT_RSS_ENTRIES_PER_CTX_P5 64 433 : : #define BNXT_MAX_RSS_CTXTS_P5 \ 434 : : (BNXT_RSS_TBL_SIZE_P5 / BNXT_RSS_ENTRIES_PER_CTX_P5) 435 : : 436 : : #define BNXT_MAX_QUEUE 8 437 : : #define BNXT_MAX_TQM_SP_RINGS 1 438 : : #define BNXT_MAX_TQM_FP_LEGACY_RINGS 8 439 : : #define BNXT_MAX_TQM_FP_RINGS 9 440 : : #define BNXT_MAX_TQM_LEGACY_RINGS \ 441 : : (BNXT_MAX_TQM_SP_RINGS + BNXT_MAX_TQM_FP_LEGACY_RINGS) 442 : : #define BNXT_MAX_TQM_RINGS \ 443 : : (BNXT_MAX_TQM_SP_RINGS + BNXT_MAX_TQM_FP_RINGS) 444 : : #define BNXT_BACKING_STORE_CFG_LEGACY_LEN 256 445 : : #define BNXT_BACKING_STORE_CFG_LEN \ 446 : : sizeof(struct hwrm_func_backing_store_cfg_input) 447 : : #define BNXT_PAGE_SHFT 12 448 : : #define BNXT_PAGE_SIZE (1 << BNXT_PAGE_SHFT) 449 : : #define MAX_CTX_PAGES (BNXT_PAGE_SIZE / 8) 450 : : 451 : : #define BNXT_RTE_MEMZONE_FLAG (RTE_MEMZONE_1GB | RTE_MEMZONE_IOVA_CONTIG) 452 : : 453 : : #define PTU_PTE_VALID 0x1UL 454 : : #define PTU_PTE_LAST 0x2UL 455 : : #define PTU_PTE_NEXT_TO_LAST 0x4UL 456 : : 457 : : #define BNXT_CTX_MIN 1 458 : : #define BNXT_CTX_INV 0xffff 459 : : 460 : : #define BNXT_CTX_INIT_VALID(flags) \ 461 : : ((flags) & \ 462 : : HWRM_FUNC_BACKING_STORE_QCAPS_V2_OUTPUT_FLAGS_ENABLE_CTX_KIND_INIT) 463 : : 464 : : struct bnxt_ring_mem_info { 465 : : int nr_pages; 466 : : int page_size; 467 : : uint32_t flags; 468 : : #define BNXT_RMEM_VALID_PTE_FLAG 1 469 : : #define BNXT_RMEM_RING_PTE_FLAG 2 470 : : #define BNXT_RMEM_USE_FULL_PAGE_FLAG 4 471 : : 472 : : void **pg_arr; 473 : : rte_iova_t *dma_arr; 474 : : const struct rte_memzone *mz; 475 : : 476 : : uint64_t *pg_tbl; 477 : : rte_iova_t pg_tbl_map; 478 : : const struct rte_memzone *pg_tbl_mz; 479 : : 480 : : int vmem_size; 481 : : void **vmem; 482 : : }; 483 : : 484 : : struct bnxt_ctx_pg_info { 485 : : uint32_t entries; 486 : : void **ctx_pg_arr; 487 : : rte_iova_t *ctx_dma_arr; 488 : : struct bnxt_ring_mem_info ring_mem; 489 : : }; 490 : : 491 : : struct bnxt_ctx_mem { 492 : : uint16_t type; 493 : : uint16_t entry_size; 494 : : uint32_t flags; 495 : : #define BNXT_CTX_MEM_TYPE_VALID \ 496 : : HWRM_FUNC_BACKING_STORE_QCAPS_V2_OUTPUT_FLAGS_TYPE_VALID 497 : : uint32_t instance_bmap; 498 : : uint8_t init_value; 499 : : uint8_t entry_multiple; 500 : : uint16_t init_offset; 501 : : #define BNXT_CTX_INIT_INVALID_OFFSET 0xffff 502 : : uint32_t max_entries; 503 : : uint32_t min_entries; 504 : : uint8_t last:1; 505 : : uint8_t split_entry_cnt; 506 : : #define BNXT_MAX_SPLIT_ENTRY 4 507 : : union { 508 : : struct { 509 : : uint32_t qp_l2_entries; 510 : : uint32_t qp_qp1_entries; 511 : : uint32_t qp_fast_qpmd_entries; 512 : : }; 513 : : uint32_t srq_l2_entries; 514 : : uint32_t cq_l2_entries; 515 : : uint32_t vnic_entries; 516 : : struct { 517 : : uint32_t mrav_av_entries; 518 : : uint32_t mrav_num_entries_units; 519 : : }; 520 : : uint32_t split[BNXT_MAX_SPLIT_ENTRY]; 521 : : }; 522 : : struct bnxt_ctx_pg_info *pg_info; 523 : : }; 524 : : 525 : : #define BNXT_CTX_FLAG_INITED 0x01 526 : : 527 : : struct bnxt_ctx_mem_info { 528 : : struct bnxt_ctx_mem *ctx_arr; 529 : : uint32_t supported_types; 530 : : uint32_t flags; 531 : : uint16_t types; 532 : : uint8_t tqm_fp_rings_count; 533 : : 534 : : /* The following are used for V1 */ 535 : : uint32_t qp_max_entries; 536 : : uint16_t qp_min_qp1_entries; 537 : : uint16_t qp_max_l2_entries; 538 : : uint16_t qp_entry_size; 539 : : uint16_t srq_max_l2_entries; 540 : : uint32_t srq_max_entries; 541 : : uint16_t srq_entry_size; 542 : : uint16_t cq_max_l2_entries; 543 : : uint32_t cq_max_entries; 544 : : uint16_t cq_entry_size; 545 : : uint16_t vnic_max_vnic_entries; 546 : : uint16_t vnic_max_ring_table_entries; 547 : : uint16_t vnic_entry_size; 548 : : uint32_t stat_max_entries; 549 : : uint16_t stat_entry_size; 550 : : uint16_t tqm_entry_size; 551 : : uint32_t tqm_min_entries_per_ring; 552 : : uint32_t tqm_max_entries_per_ring; 553 : : uint32_t mrav_max_entries; 554 : : uint16_t mrav_entry_size; 555 : : uint16_t tim_entry_size; 556 : : uint32_t tim_max_entries; 557 : : uint8_t tqm_entries_multiple; 558 : : 559 : : struct bnxt_ctx_pg_info qp_mem; 560 : : struct bnxt_ctx_pg_info srq_mem; 561 : : struct bnxt_ctx_pg_info cq_mem; 562 : : struct bnxt_ctx_pg_info vnic_mem; 563 : : struct bnxt_ctx_pg_info stat_mem; 564 : : struct bnxt_ctx_pg_info *tqm_mem[BNXT_MAX_TQM_RINGS]; 565 : : }; 566 : : 567 : : struct bnxt_ctx_mem_buf_info { 568 : : void *va; 569 : : rte_iova_t dma; 570 : : uint16_t ctx_id; 571 : : size_t size; 572 : : }; 573 : : 574 : : /* Maximum Firmware Reset bail out value in milliseconds */ 575 : : #define BNXT_MAX_FW_RESET_TIMEOUT 6000 576 : : /* Minimum time required for the firmware readiness in milliseconds */ 577 : : #define BNXT_MIN_FW_READY_TIMEOUT 2000 578 : : /* Frequency for the firmware readiness check in milliseconds */ 579 : : #define BNXT_FW_READY_WAIT_INTERVAL 100 580 : : 581 : : #define US_PER_MS 1000 582 : : #define NS_PER_US 1000 583 : : 584 : : struct bnxt_error_recovery_info { 585 : : /* All units in milliseconds */ 586 : : uint32_t driver_polling_freq; 587 : : uint32_t primary_func_wait_period; 588 : : uint32_t normal_func_wait_period; 589 : : uint32_t primary_func_wait_period_after_reset; 590 : : uint32_t max_bailout_time_after_reset; 591 : : #define BNXT_FW_STATUS_REG 0 592 : : #define BNXT_FW_HEARTBEAT_CNT_REG 1 593 : : #define BNXT_FW_RECOVERY_CNT_REG 2 594 : : #define BNXT_FW_RESET_INPROG_REG 3 595 : : #define BNXT_FW_STATUS_REG_CNT 4 596 : : uint32_t status_regs[BNXT_FW_STATUS_REG_CNT]; 597 : : uint32_t mapped_status_regs[BNXT_FW_STATUS_REG_CNT]; 598 : : uint32_t reset_inprogress_reg_mask; 599 : : #define BNXT_NUM_RESET_REG 16 600 : : uint8_t reg_array_cnt; 601 : : uint32_t reset_reg[BNXT_NUM_RESET_REG]; 602 : : uint32_t reset_reg_val[BNXT_NUM_RESET_REG]; 603 : : uint8_t delay_after_reset[BNXT_NUM_RESET_REG]; 604 : : #define BNXT_FLAG_ERROR_RECOVERY_HOST BIT(0) 605 : : #define BNXT_FLAG_ERROR_RECOVERY_CO_CPU BIT(1) 606 : : #define BNXT_FLAG_PRIMARY_FUNC BIT(2) 607 : : #define BNXT_FLAG_RECOVERY_ENABLED BIT(3) 608 : : uint32_t flags; 609 : : 610 : : uint32_t last_heart_beat; 611 : : uint32_t last_reset_counter; 612 : : }; 613 : : 614 : : /* Frequency for the FUNC_DRV_IF_CHANGE retry in milliseconds */ 615 : : #define BNXT_IF_CHANGE_RETRY_INTERVAL 50 616 : : /* Maximum retry count for FUNC_DRV_IF_CHANGE */ 617 : : #define BNXT_IF_CHANGE_RETRY_COUNT 40 618 : : 619 : : struct bnxt_mark_info { 620 : : uint32_t mark_id; 621 : : bool valid; 622 : : }; 623 : : 624 : : struct bnxt_rep_info { 625 : : struct rte_eth_dev *vfr_eth_dev; 626 : : pthread_mutex_t vfr_start_lock; 627 : : bool conduit_valid; 628 : : }; 629 : : 630 : : /* address space location of register */ 631 : : #define BNXT_FW_STATUS_REG_TYPE_MASK 3 632 : : /* register is located in PCIe config space */ 633 : : #define BNXT_FW_STATUS_REG_TYPE_CFG 0 634 : : /* register is located in GRC address space */ 635 : : #define BNXT_FW_STATUS_REG_TYPE_GRC 1 636 : : /* register is located in BAR0 */ 637 : : #define BNXT_FW_STATUS_REG_TYPE_BAR0 2 638 : : /* register is located in BAR1 */ 639 : : #define BNXT_FW_STATUS_REG_TYPE_BAR1 3 640 : : 641 : : #define BNXT_FW_STATUS_REG_TYPE(reg) ((reg) & BNXT_FW_STATUS_REG_TYPE_MASK) 642 : : #define BNXT_FW_STATUS_REG_OFF(reg) ((reg) & ~BNXT_FW_STATUS_REG_TYPE_MASK) 643 : : 644 : : #define BNXT_GRCP_WINDOW_2_BASE 0x2000 645 : : #define BNXT_GRCP_WINDOW_3_BASE 0x3000 646 : : 647 : : #define BNXT_GRCP_BASE_MASK 0xfffff000 648 : : #define BNXT_GRCP_OFFSET_MASK 0x00000ffc 649 : : 650 : : #define BNXT_FW_STATUS_HEALTHY 0x8000 651 : : #define BNXT_FW_STATUS_SHUTDOWN 0x100000 652 : : 653 : : #define BNXT_HWRM_SHORT_REQ_LEN sizeof(struct hwrm_short_input) 654 : : 655 : : struct bnxt_flow_stat_info { 656 : : uint16_t max_fc; 657 : : uint16_t flow_count; 658 : : struct bnxt_ctx_mem_buf_info rx_fc_in_tbl; 659 : : struct bnxt_ctx_mem_buf_info rx_fc_out_tbl; 660 : : struct bnxt_ctx_mem_buf_info tx_fc_in_tbl; 661 : : struct bnxt_ctx_mem_buf_info tx_fc_out_tbl; 662 : : }; 663 : : 664 : : struct bnxt_ring_stats { 665 : : /* Number of transmitted unicast packets */ 666 : : uint64_t tx_ucast_pkts; 667 : : /* Number of transmitted multicast packets */ 668 : : uint64_t tx_mcast_pkts; 669 : : /* Number of transmitted broadcast packets */ 670 : : uint64_t tx_bcast_pkts; 671 : : /* Number of packets discarded in transmit path */ 672 : : uint64_t tx_discard_pkts; 673 : : /* Number of packets in transmit path with error */ 674 : : uint64_t tx_error_pkts; 675 : : /* Number of transmitted bytes for unicast traffic */ 676 : : uint64_t tx_ucast_bytes; 677 : : /* Number of transmitted bytes for multicast traffic */ 678 : : uint64_t tx_mcast_bytes; 679 : : /* Number of transmitted bytes for broadcast traffic */ 680 : : uint64_t tx_bcast_bytes; 681 : : /* Number of received unicast packets */ 682 : : uint64_t rx_ucast_pkts; 683 : : /* Number of received multicast packets */ 684 : : uint64_t rx_mcast_pkts; 685 : : /* Number of received broadcast packets */ 686 : : uint64_t rx_bcast_pkts; 687 : : /* Number of packets discarded in receive path */ 688 : : uint64_t rx_discard_pkts; 689 : : /* Number of packets in receive path with errors */ 690 : : uint64_t rx_error_pkts; 691 : : /* Number of received bytes for unicast traffic */ 692 : : uint64_t rx_ucast_bytes; 693 : : /* Number of received bytes for multicast traffic */ 694 : : uint64_t rx_mcast_bytes; 695 : : /* Number of received bytes for broadcast traffic */ 696 : : uint64_t rx_bcast_bytes; 697 : : /* Number of aggregated unicast packets */ 698 : : uint64_t rx_agg_pkts; 699 : : /* Number of aggregated unicast bytes */ 700 : : uint64_t rx_agg_bytes; 701 : : /* Number of aggregation events */ 702 : : uint64_t rx_agg_events; 703 : : /* Number of aborted aggregations */ 704 : : uint64_t rx_agg_aborts; 705 : : }; 706 : : 707 : : struct bnxt_ring_stats_ext { 708 : : /* Number of received unicast packets */ 709 : : uint64_t rx_ucast_pkts; 710 : : /* Number of received multicast packets */ 711 : : uint64_t rx_mcast_pkts; 712 : : /* Number of received broadcast packets */ 713 : : uint64_t rx_bcast_pkts; 714 : : /* Number of discarded packets on receive path */ 715 : : uint64_t rx_discard_pkts; 716 : : /* Number of packets on receive path with error */ 717 : : uint64_t rx_error_pkts; 718 : : /* Number of received bytes for unicast traffic */ 719 : : uint64_t rx_ucast_bytes; 720 : : /* Number of received bytes for multicast traffic */ 721 : : uint64_t rx_mcast_bytes; 722 : : /* Number of received bytes for broadcast traffic */ 723 : : uint64_t rx_bcast_bytes; 724 : : /* Number of transmitted unicast packets */ 725 : : uint64_t tx_ucast_pkts; 726 : : /* Number of transmitted multicast packets */ 727 : : uint64_t tx_mcast_pkts; 728 : : /* Number of transmitted broadcast packets */ 729 : : uint64_t tx_bcast_pkts; 730 : : /* Number of packets on transmit path with error */ 731 : : uint64_t tx_error_pkts; 732 : : /* Number of discarded packets on transmit path */ 733 : : uint64_t tx_discard_pkts; 734 : : /* Number of transmitted bytes for unicast traffic */ 735 : : uint64_t tx_ucast_bytes; 736 : : /* Number of transmitted bytes for multicast traffic */ 737 : : uint64_t tx_mcast_bytes; 738 : : /* Number of transmitted bytes for broadcast traffic */ 739 : : uint64_t tx_bcast_bytes; 740 : : /* Number of TPA eligible packets */ 741 : : uint64_t rx_tpa_eligible_pkt; 742 : : /* Number of TPA eligible bytes */ 743 : : uint64_t rx_tpa_eligible_bytes; 744 : : /* Number of TPA packets */ 745 : : uint64_t rx_tpa_pkt; 746 : : /* Number of TPA bytes */ 747 : : uint64_t rx_tpa_bytes; 748 : : /* Number of TPA errors */ 749 : : uint64_t rx_tpa_errors; 750 : : /* Number of TPA events */ 751 : : uint64_t rx_tpa_events; 752 : : }; 753 : : 754 : : enum bnxt_session_type { 755 : : BNXT_SESSION_TYPE_REGULAR = 0, 756 : : BNXT_SESSION_TYPE_SHARED_COMMON, 757 : : BNXT_SESSION_TYPE_SHARED_WC, 758 : : BNXT_SESSION_TYPE_LAST 759 : : }; 760 : : 761 : : struct bnxt { 762 : : void *bar0; 763 : : 764 : : struct rte_eth_dev *eth_dev; 765 : : struct rte_pci_device *pdev; 766 : : void *doorbell_base; 767 : : int legacy_db_size; 768 : : 769 : : uint32_t flags; 770 : : #define BNXT_FLAG_REGISTERED BIT(0) 771 : : #define BNXT_FLAG_VF BIT(1) 772 : : #define BNXT_FLAG_PORT_STATS BIT(2) 773 : : #define BNXT_FLAG_JUMBO BIT(3) 774 : : #define BNXT_FLAG_SHORT_CMD BIT(4) 775 : : #define BNXT_FLAG_PTP_SUPPORTED BIT(6) 776 : : #define BNXT_FLAG_MULTI_HOST BIT(7) 777 : : #define BNXT_FLAG_EXT_RX_PORT_STATS BIT(8) 778 : : #define BNXT_FLAG_EXT_TX_PORT_STATS BIT(9) 779 : : #define BNXT_FLAG_KONG_MB_EN BIT(10) 780 : : #define BNXT_FLAG_TRUSTED_VF_EN BIT(11) 781 : : #define BNXT_FLAG_DFLT_VNIC_SET BIT(12) 782 : : #define BNXT_FLAG_CHIP_P5 BIT(13) 783 : : #define BNXT_FLAG_STINGRAY BIT(14) 784 : : #define BNXT_FLAG_FW_RESET BIT(15) 785 : : #define BNXT_FLAG_FATAL_ERROR BIT(16) 786 : : #define BNXT_FLAG_IF_CHANGE_HOT_FW_RESET_DONE BIT(17) 787 : : #define BNXT_FLAG_FW_HEALTH_CHECK_SCHEDULED BIT(18) 788 : : #define BNXT_FLAG_EXT_STATS_SUPPORTED BIT(19) 789 : : #define BNXT_FLAG_NEW_RM BIT(20) 790 : : #define BNXT_FLAG_NPAR_PF BIT(21) 791 : : #define BNXT_FLAG_FW_CAP_ONE_STEP_TX_TS BIT(22) 792 : : #define BNXT_FLAG_FC_THREAD BIT(23) 793 : : #define BNXT_FLAG_RX_VECTOR_PKT_MODE BIT(24) 794 : : #define BNXT_FLAG_FLOW_XSTATS_EN BIT(25) 795 : : #define BNXT_FLAG_DFLT_MAC_SET BIT(26) 796 : : #define BNXT_FLAG_GFID_ENABLE BIT(27) 797 : : #define BNXT_FLAG_CHIP_P7 BIT(30) 798 : : #define BNXT_FLAG_FW_TIMEDOUT BIT(31) 799 : : #define BNXT_PF(bp) (!((bp)->flags & BNXT_FLAG_VF)) 800 : : #define BNXT_VF(bp) ((bp)->flags & BNXT_FLAG_VF) 801 : : #define BNXT_NPAR(bp) ((bp)->flags & BNXT_FLAG_NPAR_PF) 802 : : #define BNXT_MH(bp) ((bp)->flags & BNXT_FLAG_MULTI_HOST) 803 : : #define BNXT_SINGLE_PF(bp) (BNXT_PF(bp) && !BNXT_NPAR(bp) && !BNXT_MH(bp)) 804 : : #define BNXT_USE_CHIMP_MB 0 //For non-CFA commands, everything uses Chimp. 805 : : #define BNXT_USE_KONG(bp) ((bp)->flags & BNXT_FLAG_KONG_MB_EN) 806 : : #define BNXT_VF_IS_TRUSTED(bp) ((bp)->flags & BNXT_FLAG_TRUSTED_VF_EN) 807 : : #define BNXT_CHIP_P5(bp) ((bp)->flags & BNXT_FLAG_CHIP_P5) 808 : : #define BNXT_CHIP_P7(bp) ((bp)->flags & BNXT_FLAG_CHIP_P7) 809 : : #define BNXT_CHIP_P5_P7(bp) (BNXT_CHIP_P5(bp) || BNXT_CHIP_P7(bp)) 810 : : #define BNXT_STINGRAY(bp) ((bp)->flags & BNXT_FLAG_STINGRAY) 811 : : #define BNXT_HAS_NQ(bp) BNXT_CHIP_P5_P7(bp) 812 : : #define BNXT_HAS_RING_GRPS(bp) (!BNXT_CHIP_P5_P7(bp)) 813 : : #define BNXT_FLOW_XSTATS_EN(bp) ((bp)->flags & BNXT_FLAG_FLOW_XSTATS_EN) 814 : : #define BNXT_HAS_DFLT_MAC_SET(bp) ((bp)->flags & BNXT_FLAG_DFLT_MAC_SET) 815 : : #define BNXT_GFID_ENABLED(bp) ((bp)->flags & BNXT_FLAG_GFID_ENABLE) 816 : : #define BNXT_P7_MAX_NQ_RING_CNT 512 817 : : #define BNXT_P7_CQ_MAX_L2_ENT 8192 818 : : 819 : : uint32_t flags2; 820 : : #define BNXT_FLAGS2_PTP_TIMESYNC_ENABLED BIT(0) 821 : : #define BNXT_FLAGS2_PTP_ALARM_SCHEDULED BIT(1) 822 : : #define BNXT_P5_PTP_TIMESYNC_ENABLED(bp) \ 823 : : ((bp)->flags2 & BNXT_FLAGS2_PTP_TIMESYNC_ENABLED) 824 : : #define BNXT_FLAGS2_TESTPMD_EN BIT(3) 825 : : #define BNXT_TESTPMD_EN(bp) \ 826 : : ((bp)->flags2 & BNXT_FLAGS2_TESTPMD_EN) 827 : : 828 : : uint16_t multi_host_pf_pci_id; 829 : : uint16_t chip_num; 830 : : #define CHIP_NUM_58818 0xd818 831 : : #define BNXT_CHIP_SR2(bp) ((bp)->chip_num == CHIP_NUM_58818) 832 : : #define BNXT_FLAGS2_MULTIROOT_EN BIT(4) 833 : : #define BNXT_MULTIROOT_EN(bp) \ 834 : : ((bp)->flags2 & BNXT_FLAGS2_MULTIROOT_EN) 835 : : 836 : : #define BNXT_FLAGS2_COMPRESSED_RX_CQE BIT(5) 837 : : uint32_t fw_cap; 838 : : #define BNXT_FW_CAP_HOT_RESET BIT(0) 839 : : #define BNXT_FW_CAP_IF_CHANGE BIT(1) 840 : : #define BNXT_FW_CAP_ERROR_RECOVERY BIT(2) 841 : : #define BNXT_FW_CAP_ERR_RECOVER_RELOAD BIT(3) 842 : : #define BNXT_FW_CAP_HCOMM_FW_STATUS BIT(4) 843 : : #define BNXT_FW_CAP_ADV_FLOW_MGMT BIT(5) 844 : : #define BNXT_FW_CAP_ADV_FLOW_COUNTERS BIT(6) 845 : : #define BNXT_FW_CAP_LINK_ADMIN BIT(7) 846 : : #define BNXT_FW_CAP_TRUFLOW_EN BIT(8) 847 : : #define BNXT_FW_CAP_VLAN_TX_INSERT BIT(9) 848 : : #define BNXT_FW_CAP_RX_ALL_PKT_TS BIT(10) 849 : : #define BNXT_FW_CAP_BACKING_STORE_V2 BIT(12) 850 : : #define BNXT_FW_BACKING_STORE_V2_EN(bp) \ 851 : : ((bp)->fw_cap & BNXT_FW_CAP_BACKING_STORE_V2) 852 : : #define BNXT_FW_BACKING_STORE_V1_EN(bp) \ 853 : : (BNXT_CHIP_P5_P7((bp)) && \ 854 : : (bp)->hwrm_spec_code >= HWRM_VERSION_1_9_2 && \ 855 : : !BNXT_VF((bp))) 856 : : #define BNXT_FW_CAP_UDP_GSO BIT(13) 857 : : #define BNXT_TRUFLOW_EN(bp) ((bp)->fw_cap & BNXT_FW_CAP_TRUFLOW_EN &&\ 858 : : (bp)->app_id != 0xFF) 859 : : 860 : : pthread_mutex_t flow_lock; 861 : : 862 : : uint32_t vnic_cap_flags; 863 : : #define BNXT_VNIC_CAP_COS_CLASSIFY BIT(0) 864 : : #define BNXT_VNIC_CAP_OUTER_RSS BIT(1) 865 : : #define BNXT_VNIC_CAP_RX_CMPL_V2 BIT(2) 866 : : #define BNXT_VNIC_CAP_VLAN_RX_STRIP BIT(3) 867 : : #define BNXT_RX_VLAN_STRIP_EN(bp) ((bp)->vnic_cap_flags & BNXT_VNIC_CAP_VLAN_RX_STRIP) 868 : : #define BNXT_VNIC_CAP_OUTER_RSS_TRUSTED_VF BIT(4) 869 : : #define BNXT_VNIC_CAP_XOR_MODE BIT(5) 870 : : #define BNXT_VNIC_CAP_CHKSM_MODE BIT(6) 871 : : #define BNXT_VNIC_CAP_IPV6_FLOW_LABEL_MODE BIT(7) 872 : : #define BNXT_VNIC_CAP_L2_CQE_MODE BIT(8) 873 : : #define BNXT_VNIC_CAP_AH_SPI4_CAP BIT(9) 874 : : #define BNXT_VNIC_CAP_AH_SPI6_CAP BIT(10) 875 : : #define BNXT_VNIC_CAP_ESP_SPI4_CAP BIT(11) 876 : : #define BNXT_VNIC_CAP_ESP_SPI6_CAP BIT(12) 877 : : #define BNXT_VNIC_CAP_AH_SPI_CAP (BNXT_VNIC_CAP_AH_SPI4_CAP | BNXT_VNIC_CAP_AH_SPI6_CAP) 878 : : #define BNXT_VNIC_CAP_ESP_SPI_CAP (BNXT_VNIC_CAP_ESP_SPI4_CAP | BNXT_VNIC_CAP_ESP_SPI6_CAP) 879 : : #define BNXT_VNIC_CAP_VNIC_TUNNEL_TPA BIT(13) 880 : : 881 : : unsigned int rx_nr_rings; 882 : : unsigned int rx_cp_nr_rings; 883 : : unsigned int rx_num_qs_per_vnic; 884 : : struct bnxt_rx_queue **rx_queues; 885 : : const void *rx_mem_zone; 886 : : struct rx_port_stats *hw_rx_port_stats; 887 : : rte_iova_t hw_rx_port_stats_map; 888 : : struct rx_port_stats_ext *hw_rx_port_stats_ext; 889 : : rte_iova_t hw_rx_port_stats_ext_map; 890 : : uint16_t fw_rx_port_stats_ext_size; 891 : : 892 : : unsigned int tx_nr_rings; 893 : : unsigned int tx_cp_nr_rings; 894 : : struct bnxt_tx_queue **tx_queues; 895 : : const void *tx_mem_zone; 896 : : struct tx_port_stats *hw_tx_port_stats; 897 : : rte_iova_t hw_tx_port_stats_map; 898 : : struct tx_port_stats_ext *hw_tx_port_stats_ext; 899 : : rte_iova_t hw_tx_port_stats_ext_map; 900 : : uint16_t fw_tx_port_stats_ext_size; 901 : : 902 : : /* Default completion ring */ 903 : : struct bnxt_cp_ring_info *async_cp_ring; 904 : : struct bnxt_cp_ring_info *rxtx_nq_ring; 905 : : uint32_t max_ring_grps; 906 : : struct bnxt_ring_grp_info *grp_info; 907 : : 908 : : uint16_t nr_vnics; 909 : : 910 : : struct bnxt_vnic_info *vnic_info; 911 : : STAILQ_HEAD(, bnxt_vnic_info) free_vnic_list; 912 : : const struct rte_memzone *vnic_rss_mz; 913 : : 914 : : struct bnxt_filter_info *filter_info; 915 : : STAILQ_HEAD(, bnxt_filter_info) free_filter_list; 916 : : 917 : : struct bnxt_irq *irq_tbl; 918 : : 919 : : uint8_t mac_addr[RTE_ETHER_ADDR_LEN]; 920 : : 921 : : uint16_t chimp_cmd_seq; 922 : : uint16_t kong_cmd_seq; 923 : : void *hwrm_cmd_resp_addr; 924 : : rte_iova_t hwrm_cmd_resp_dma_addr; 925 : : void *hwrm_short_cmd_req_addr; 926 : : rte_iova_t hwrm_short_cmd_req_dma_addr; 927 : : rte_spinlock_t hwrm_lock; 928 : : /* synchronize between dev_configure_op and int handler */ 929 : : pthread_mutex_t def_cp_lock; 930 : : /* synchronize between dev_start_op and async evt handler 931 : : * Locking sequence in async evt handler will be 932 : : * def_cp_lock 933 : : * health_check_lock 934 : : */ 935 : : pthread_mutex_t health_check_lock; 936 : : /* synchronize between dev_stop/dev_close_op and 937 : : * error recovery thread triggered as part of 938 : : * HWRM_ASYNC_EVENT_CMPL_EVENT_ID_RESET_NOTIFY 939 : : */ 940 : : pthread_mutex_t err_recovery_lock; 941 : : uint16_t max_req_len; 942 : : uint16_t max_resp_len; 943 : : uint16_t hwrm_max_ext_req_len; 944 : : 945 : : /* default command timeout value of 500ms */ 946 : : #define DFLT_HWRM_CMD_TIMEOUT 500000 947 : : #define PCI_FUNC_RESET_WAIT_TIMEOUT 1500000 948 : : /* short command timeout value of 50ms */ 949 : : #define SHORT_HWRM_CMD_TIMEOUT 50000 950 : : /* default HWRM request timeout value */ 951 : : uint32_t hwrm_cmd_timeout; 952 : : 953 : : struct bnxt_link_info *link_info; 954 : : struct bnxt_cos_queue_info *rx_cos_queue; 955 : : struct bnxt_cos_queue_info *tx_cos_queue; 956 : : uint8_t tx_cosq_id[BNXT_COS_QUEUE_COUNT]; 957 : : uint8_t rx_cosq_cnt; 958 : : uint8_t max_tc; 959 : : uint8_t max_lltc; 960 : : uint8_t max_q; 961 : : 962 : : uint16_t fw_fid; 963 : : uint16_t max_rsscos_ctx; 964 : : uint16_t max_cp_rings; 965 : : uint16_t max_tx_rings; 966 : : uint16_t max_rx_rings; 967 : : #define MAX_STINGRAY_RINGS 236U 968 : : #define BNXT_MAX_VF_REP_RINGS 8U 969 : : 970 : : uint16_t max_nq_rings; 971 : : uint16_t max_l2_ctx; 972 : : uint16_t max_rx_em_flows; 973 : : uint16_t max_vnics; 974 : : #define BNXT_MAX_VNICS_COS_CLASSIFY 8 975 : : uint16_t max_stat_ctx; 976 : : uint16_t max_tpa_v2; 977 : : uint16_t first_vf_id; 978 : : uint16_t vlan; 979 : : #define BNXT_OUTER_TPID_MASK 0x0000ffff 980 : : #define BNXT_OUTER_TPID_BD_MASK 0xffff0000 981 : : #define BNXT_OUTER_TPID_BD_SHFT 16 982 : : uint32_t outer_tpid_bd; 983 : : struct bnxt_pf_info *pf; 984 : : struct bnxt_parent_info *parent; 985 : : uint8_t port_cnt; 986 : : uint8_t vxlan_port_cnt; 987 : : uint8_t geneve_port_cnt; 988 : : uint8_t ecpri_port_cnt; 989 : : uint16_t vxlan_port; 990 : : uint16_t geneve_port; 991 : : uint16_t ecpri_port; 992 : : uint16_t vxlan_fw_dst_port_id; 993 : : uint16_t geneve_fw_dst_port_id; 994 : : uint16_t ecpri_fw_dst_port_id; 995 : : uint16_t ecpri_upar_in_use; 996 : : uint32_t fw_ver; 997 : : uint32_t hwrm_spec_code; 998 : : 999 : : struct bnxt_led_info *leds; 1000 : : uint8_t ieee_1588; 1001 : : struct bnxt_ptp_cfg *ptp_cfg; 1002 : : uint8_t ptp_all_rx_tstamp; 1003 : : uint16_t vf_resv_strategy; 1004 : : struct bnxt_ctx_mem_info *ctx; 1005 : : 1006 : : uint16_t fw_reset_min_msecs; 1007 : : uint16_t fw_reset_max_msecs; 1008 : : uint16_t switch_domain_id; 1009 : : uint16_t num_reps; 1010 : : struct bnxt_rep_info *rep_info; 1011 : : uint16_t *cfa_code_map; 1012 : : /* Device Serial Number */ 1013 : : uint8_t dsn[BNXT_DEVICE_SERIAL_NUM_SIZE]; 1014 : : /* Struct to hold adapter error recovery related info */ 1015 : : struct bnxt_error_recovery_info *recovery_info; 1016 : : #define BNXT_MARK_TABLE_SZ (sizeof(struct bnxt_mark_info) * 64 * 1024) 1017 : : /* TCAM and EM should be 16-bit only. Other modes not supported. */ 1018 : : #define BNXT_FLOW_ID_MASK 0x0000ffff 1019 : : struct bnxt_mark_info *mark_table; 1020 : : 1021 : : #define BNXT_SVIF_INVALID 0xFFFF 1022 : : uint16_t func_svif; 1023 : : uint16_t port_svif; 1024 : : 1025 : : struct tf tfp[BNXT_SESSION_TYPE_LAST]; 1026 : : struct bnxt_ulp_context *ulp_ctx; 1027 : : struct bnxt_flow_stat_info *flow_stat; 1028 : : uint16_t max_num_kflows; 1029 : : uint8_t app_id; 1030 : : uint16_t tx_cfa_action; 1031 : : struct bnxt_ring_stats *prev_rx_ring_stats; 1032 : : struct bnxt_ring_stats *prev_tx_ring_stats; 1033 : : struct bnxt_ring_stats_ext *prev_rx_ring_stats_ext; 1034 : : struct bnxt_ring_stats_ext *prev_tx_ring_stats_ext; 1035 : : struct bnxt_vnic_queue_db vnic_queue_db; 1036 : : 1037 : : #define BNXT_MAX_MC_ADDRS ((bp)->max_mcast_addr) 1038 : : struct rte_ether_addr *mcast_addr_list; 1039 : : rte_iova_t mc_list_dma_addr; 1040 : : uint32_t nb_mc_addr; 1041 : : #define BNXT_DFLT_MAX_MC_ADDR 16 /* for compatibility with older firmware */ 1042 : : uint32_t max_mcast_addr; /* maximum number of mcast filters supported */ 1043 : : 1044 : : struct rte_eth_rss_conf rss_conf; /* RSS configuration. */ 1045 : : uint16_t tunnel_disable_flag; /* tunnel stateless offloads status */ 1046 : : }; 1047 : : 1048 : : static 1049 : 0 : inline uint16_t bnxt_max_rings(struct bnxt *bp) 1050 : : { 1051 : 0 : uint16_t max_tx_rings = bp->max_tx_rings; 1052 : 0 : uint16_t max_rx_rings = bp->max_rx_rings; 1053 : 0 : uint16_t max_cp_rings = bp->max_cp_rings; 1054 : : uint16_t max_rings; 1055 : : 1056 : : /* For the sake of symmetry: 1057 : : * max Tx rings == max Rx rings, one stat ctx for each. 1058 : : */ 1059 [ # # ]: 0 : if (BNXT_STINGRAY(bp)) { 1060 : 0 : max_rx_rings = RTE_MIN(RTE_MIN(max_rx_rings / 2U, 1061 : : MAX_STINGRAY_RINGS), 1062 : : bp->max_stat_ctx / 2U); 1063 : : } else { 1064 : 0 : max_rx_rings = RTE_MIN(max_rx_rings / 2U, 1065 : : bp->max_stat_ctx / 2U); 1066 : : } 1067 : : 1068 : : /* 1069 : : * RSS table size in P5 is 512. 1070 : : * Cap max Rx rings to the same value for RSS. 1071 : : */ 1072 [ # # ]: 0 : if (BNXT_CHIP_P5_P7(bp)) 1073 : 0 : max_rx_rings = RTE_MIN(max_rx_rings, BNXT_RSS_TBL_SIZE_P5); 1074 : : 1075 : 0 : max_tx_rings = RTE_MIN(max_tx_rings, max_rx_rings); 1076 [ # # ]: 0 : if (max_cp_rings > BNXT_NUM_ASYNC_CPR(bp)) 1077 : 0 : max_cp_rings -= BNXT_NUM_ASYNC_CPR(bp); 1078 : 0 : max_rings = RTE_MIN(max_cp_rings / 2U, max_tx_rings); 1079 : : 1080 : 0 : return max_rings; 1081 : : } 1082 : : 1083 : : static inline bool 1084 : 0 : bnxt_compressed_rx_cqe_mode_enabled(struct bnxt *bp) 1085 : : { 1086 : 0 : uint64_t rx_offloads = bp->eth_dev->data->dev_conf.rxmode.offloads; 1087 : : 1088 [ # # ]: 0 : if (bp->vnic_cap_flags & BNXT_VNIC_CAP_L2_CQE_MODE && 1089 [ # # ]: 0 : bp->flags2 & BNXT_FLAGS2_COMPRESSED_RX_CQE && 1090 [ # # ]: 0 : !(rx_offloads & RTE_ETH_RX_OFFLOAD_TCP_LRO) && 1091 : 0 : !(rx_offloads & RTE_ETH_RX_OFFLOAD_BUFFER_SPLIT) && 1092 [ # # # # ]: 0 : !bp->num_reps && !bp->ieee_1588) 1093 : 0 : return true; 1094 : : 1095 : : return false; 1096 : : } 1097 : : 1098 : : #define BNXT_FC_TIMER 1 /* Timer freq in Sec Flow Counters */ 1099 : : 1100 : : /** 1101 : : * Structure to store private data for each VF representor instance 1102 : : */ 1103 : : struct bnxt_representor { 1104 : : uint16_t switch_domain_id; 1105 : : uint16_t vf_id; 1106 : : #define BNXT_REP_IS_PF BIT(0) 1107 : : #define BNXT_REP_Q_R2F_VALID BIT(1) 1108 : : #define BNXT_REP_Q_F2R_VALID BIT(2) 1109 : : #define BNXT_REP_FC_R2F_VALID BIT(3) 1110 : : #define BNXT_REP_FC_F2R_VALID BIT(4) 1111 : : #define BNXT_REP_BASED_PF_VALID BIT(5) 1112 : : uint32_t flags; 1113 : : uint16_t fw_fid; 1114 : : #define BNXT_DFLT_VNIC_ID_INVALID 0xFFFF 1115 : : uint16_t dflt_vnic_id; 1116 : : uint16_t svif; 1117 : : uint16_t vfr_tx_cfa_action; 1118 : : uint8_t parent_pf_idx; /* Logical PF index */ 1119 : : uint32_t dpdk_port_id; 1120 : : uint32_t rep_based_pf; 1121 : : uint8_t rep_q_r2f; 1122 : : uint8_t rep_q_f2r; 1123 : : uint8_t rep_fc_r2f; 1124 : : uint8_t rep_fc_f2r; 1125 : : /* Private data store of associated PF/Trusted VF */ 1126 : : struct rte_eth_dev *parent_dev; 1127 : : uint8_t mac_addr[RTE_ETHER_ADDR_LEN]; 1128 : : uint8_t dflt_mac_addr[RTE_ETHER_ADDR_LEN]; 1129 : : struct bnxt_rx_queue **rx_queues; 1130 : : unsigned int rx_nr_rings; 1131 : : unsigned int tx_nr_rings; 1132 : : uint64_t tx_pkts[BNXT_MAX_VF_REP_RINGS]; 1133 : : uint64_t tx_bytes[BNXT_MAX_VF_REP_RINGS]; 1134 : : uint64_t rx_pkts[BNXT_MAX_VF_REP_RINGS]; 1135 : : uint64_t rx_bytes[BNXT_MAX_VF_REP_RINGS]; 1136 : : uint64_t rx_drop_pkts[BNXT_MAX_VF_REP_RINGS]; 1137 : : uint64_t rx_drop_bytes[BNXT_MAX_VF_REP_RINGS]; 1138 : : }; 1139 : : 1140 : : #define BNXT_REP_PF(vfr_bp) ((vfr_bp)->flags & BNXT_REP_IS_PF) 1141 : : #define BNXT_REP_BASED_PF(vfr_bp) \ 1142 : : ((vfr_bp)->flags & BNXT_REP_BASED_PF_VALID) 1143 : : 1144 : : struct bnxt_vf_rep_tx_queue { 1145 : : struct bnxt_tx_queue *txq; 1146 : : struct bnxt_representor *bp; 1147 : : }; 1148 : : 1149 : : #define I2C_DEV_ADDR_A0 0xa0 1150 : : #define I2C_DEV_ADDR_A2 0xa2 1151 : : #define SFF_DIAG_SUPPORT_OFFSET 0x5c 1152 : : #define SFF_MODULE_ID_SFP 0x3 1153 : : #define SFF_MODULE_ID_QSFP 0xc 1154 : : #define SFF_MODULE_ID_QSFP_PLUS 0xd 1155 : : #define SFF_MODULE_ID_QSFP28 0x11 1156 : : #define SFF8636_FLATMEM_OFFSET 0x2 1157 : : #define SFF8636_FLATMEM_MASK 0x4 1158 : : #define SFF8636_OPT_PAGES_OFFSET 0xc3 1159 : : #define SFF8636_PAGE1_MASK 0x40 1160 : : #define SFF8636_PAGE2_MASK 0x80 1161 : : #define BNXT_MAX_PHY_I2C_RESP_SIZE 64 1162 : : 1163 : : int bnxt_mtu_set_op(struct rte_eth_dev *eth_dev, uint16_t new_mtu); 1164 : : int bnxt_link_update(struct rte_eth_dev *eth_dev, int wait_to_complete, 1165 : : bool exp_link_status); 1166 : : int bnxt_rcv_msg_from_vf(struct bnxt *bp, uint16_t vf_id, void *msg); 1167 : : int is_bnxt_in_error(struct bnxt *bp); 1168 : : 1169 : : int bnxt_map_fw_health_status_regs(struct bnxt *bp); 1170 : : uint32_t bnxt_read_fw_status_reg(struct bnxt *bp, uint32_t index); 1171 : : void bnxt_schedule_fw_health_check(struct bnxt *bp); 1172 : : 1173 : : bool is_bnxt_supported(struct rte_eth_dev *dev); 1174 : : bool bnxt_stratus_device(struct bnxt *bp); 1175 : : void bnxt_print_link_info(struct rte_eth_dev *eth_dev); 1176 : : uint16_t bnxt_rss_ctxts(const struct bnxt *bp); 1177 : : uint16_t bnxt_rss_hash_tbl_size(const struct bnxt *bp); 1178 : : int bnxt_link_update_op(struct rte_eth_dev *eth_dev, 1179 : : int wait_to_complete); 1180 : : int 1181 : : bnxt_udp_tunnel_port_del_op(struct rte_eth_dev *eth_dev, 1182 : : struct rte_eth_udp_tunnel *udp_tunnel); 1183 : : int 1184 : : bnxt_udp_tunnel_port_add_op(struct rte_eth_dev *eth_dev, 1185 : : struct rte_eth_udp_tunnel *udp_tunnel); 1186 : : 1187 : : extern const struct rte_flow_ops bnxt_flow_ops; 1188 : : extern const struct rte_flow_ops bnxt_flow_meter_ops; 1189 : : 1190 : : #define bnxt_acquire_flow_lock(bp) \ 1191 : : pthread_mutex_lock(&(bp)->flow_lock) 1192 : : 1193 : : #define bnxt_release_flow_lock(bp) \ 1194 : : pthread_mutex_unlock(&(bp)->flow_lock) 1195 : : 1196 : : #define BNXT_VALID_VNIC_OR_RET(bp, vnic_id) do { \ 1197 : : if ((vnic_id) >= (bp)->max_vnics) { \ 1198 : : rte_flow_error_set(error, \ 1199 : : EINVAL, \ 1200 : : RTE_FLOW_ERROR_TYPE_ATTR_GROUP, \ 1201 : : NULL, \ 1202 : : "Group id is invalid!"); \ 1203 : : rc = -rte_errno; \ 1204 : : goto ret; \ 1205 : : } \ 1206 : : } while (0) 1207 : : 1208 : : extern int bnxt_logtype_driver; 1209 : : #define RTE_LOGTYPE_BNXT bnxt_logtype_driver 1210 : : #define PMD_DRV_LOG_RAW(level, fmt, args...) \ 1211 : : rte_log(RTE_LOG_ ## level, bnxt_logtype_driver, "%s(): " fmt, \ 1212 : : __func__, ## args) 1213 : : 1214 : : #define PMD_DRV_LOG(level, fmt, args...) \ 1215 : : PMD_DRV_LOG_RAW(level, fmt, ## args) 1216 : : 1217 : : #define BNXT_LINK_SPEEDS_V2_OPTIONS(f) \ 1218 : : ((f) & HWRM_PORT_PHY_QCFG_OUTPUT_OPTION_FLAGS_SPEEDS2_SUPPORTED) 1219 : : #define BNXT_LINK_SPEEDS_V2_VF(bp) (BNXT_VF((bp)) && ((bp)->link_info->option_flags)) 1220 : : #define BNXT_LINK_SPEEDS_V2(bp) (((bp)->link_info) && (((bp)->link_info->support_speeds_v2) || \ 1221 : : BNXT_LINK_SPEEDS_V2_VF((bp)))) 1222 : : extern const struct rte_flow_ops bnxt_ulp_rte_flow_ops; 1223 : : int32_t bnxt_ulp_port_init(struct bnxt *bp); 1224 : : void bnxt_ulp_port_deinit(struct bnxt *bp); 1225 : : int32_t bnxt_ulp_create_df_rules(struct bnxt *bp); 1226 : : void bnxt_ulp_destroy_df_rules(struct bnxt *bp, bool global); 1227 : : int32_t 1228 : : bnxt_ulp_create_vfr_default_rules(struct rte_eth_dev *vfr_ethdev); 1229 : : int32_t 1230 : : bnxt_ulp_delete_vfr_default_rules(struct bnxt_representor *vfr); 1231 : : int bnxt_rep_dev_start_op(struct rte_eth_dev *eth_dev); 1232 : : 1233 : : void bnxt_cancel_fc_thread(struct bnxt *bp); 1234 : : void bnxt_flow_cnt_alarm_cb(void *arg); 1235 : : int bnxt_flow_stats_req(struct bnxt *bp); 1236 : : int bnxt_flow_stats_cnt(struct bnxt *bp); 1237 : : uint32_t bnxt_get_speed_capabilities(struct bnxt *bp); 1238 : : int bnxt_flow_ops_get_op(struct rte_eth_dev *dev, 1239 : : const struct rte_flow_ops **ops); 1240 : : int bnxt_dev_start_op(struct rte_eth_dev *eth_dev); 1241 : : int bnxt_dev_stop_op(struct rte_eth_dev *eth_dev); 1242 : : void bnxt_handle_vf_cfg_change(void *arg); 1243 : : int bnxt_flow_meter_ops_get(struct rte_eth_dev *eth_dev, void *arg); 1244 : : struct bnxt_vnic_info *bnxt_get_default_vnic(struct bnxt *bp); 1245 : : struct tf *bnxt_get_tfp_session(struct bnxt *bp, enum bnxt_session_type type); 1246 : : uint64_t bnxt_eth_rss_support(struct bnxt *bp); 1247 : : #endif